JPH10229504A

JPH10229504A - 同期処理回路

Info

Publication number: JPH10229504A
Application number: JP9031614A
Authority: JP
Inventors: Jiyunshi Masumoto; 順資枡本; Yasuaki Sakanishi; 保昭坂西
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1997-02-17
Filing date: 1997-02-17
Publication date: 1998-08-25
Anticipated expiration: 2017-02-17
Also published as: CN1209930C; US6172711B1; CA2229765C; KR19980071420A; DE69816883T2; DE69816883D1; CA2229765A1; EP0859470A1; KR100267038B1; EP0859470B1; JP3555372B2; CN1194545A

Abstract

(57)【要約】【課題】アナログ素子により構成された同期処理回路
において、アナログ素子固有の定数のばらつきや温度特
性，経年変化等により、ディスプレイ内の被制御回路に
安定した同期信号を常に供給する事が困難であった従来
の課題を解決し、常に安定した同期信号をディスプレイ
内の被制御回路に供給可能な同期処理回路を提供するも
のである。【解決手段】外部からディスプレイに入力された画像
信号源の同期信号をＰＬＬ回路１により同期再生を行
い、その同期再生された出力を制御回路６からの制御信
号９により制御されるパルス発生回路２及び５に入力
し、任意の位相及び幅を持つ同期信号を前記パルス発生
回路２及び５で発生し、ディスプレイ内の被制御回路に
供給する構成とした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、カラー受像器にお
いて、外部からカラー受像器に入力される画像信号源の
持つ同期信号の再生を行い、カラー受像器内の各回路ブ
ロックに任意の位相及び幅を持つ同期信号を供給する同
期処理回路（国際特許分類Ｈ０４Ｎ９／２８）に関
するものである。

【０００２】

【従来の技術】図１２に従来の同期処理回路の構成を示
す。

【０００３】図１２において、３７はパルス位相設定回
路、３８はパルス幅設定回路、３はＡＦＣ回路、４は偏
向出力回路、３９はパルス位相設定回路、４０はパルス
幅設定回路、６は制御回路、７は外部から同期処理回路
に入力された画像信号源の持つ同期信号である。以上の
ように構成された同期処理回路について、以下その動作
について説明する。

【０００４】図１２において、外部から同期処理回路に
入力された画像信号源の持つ同期信号７は、パルス位相
設定回路３７及びパルス幅設定回路３８により構成され
るアナログ方式パルス発生回路３５に入力される。パル
ス発生回路３５は、通常、モノマルチにより構成され、
その出力信号は、制御回路６からの制御信号９により任
意の位相及び幅を設定される。

【０００５】図１３にモノマルチで構成されたパルス発
生回路３５の動作を示す。前記同期信号７がパルス位相
設定回路に入力されると、図１３に示すように、モノマ
ルチに接続された抵抗素子や容量素子の定数により決定
される時定数に応じた充電波形を得る。この充電波形に
より、前記同期信号７に対し、位相の異なる同期信号を
得ることが可能となる。この位相の設定は、制御回路６
から発生される制御信号９により、モノマルチに接続さ
れている抵抗素子もしくは容量素子により決定される時
定数を制御することで任意に設定可能となる。このよう
に発生されたパルス位相設定回路３７の出力を、同様に
モノマルチで構成されたパルス幅設定回路３８に入力す
ることで、任意のパルス幅を持つ同期信号を得ることが
可能となる。以上のように、パルス位相設定回路３７及
びパルス幅設定回路３８により構成されたパルス発生回
路３５により、外部からディスプレイに入力された同期
信号７に対し、任意の位相及び幅を持つ同期信号を得る
ことが可能となる。

【０００６】以上により発生されたアナログ方式パルス
発生回路３５の出力をＡＦＣ回路３に入力する。ＡＦＣ
回路３は、ＡＦＣ回路３内に内蔵した発振器の発振周波
数を制御することにより、入力された同期信号に対し、
同期した同期信号を発生し、偏向出力回路４に出力す
る。また、偏向出力回路４から偏向コイルに供給された
同期信号は、分圧された後、前記ＡＦＣ回路３にフィー
ドバックされ偏向出力回路４の安定化を図っている。

【０００７】この偏向出力回路４からＡＦＣ回路３に入
力された、ディスプレイの偏向電流周期に同期した同位
相の同期信号を、前記アナログ方式パルス発生回路３５
と同一構成のアナログ方式パルス発生回路３６に入力す
る。このパルス発生回路３６により、任意の位相及び幅
を設定された同期信号は、ディスプレイ内の各被制御回
路に供給可能となる。

【０００８】

【発明が解決しようとする課題】しかしながら、上述の
ような従来の構成では、パルス発生回路３５及び３６に
入力された同期信号を、モノマルチに接続されたアナロ
グ素子により決定される時定数を制御回路６からの制御
信号９によって変化させ、任意の位相及び幅を持つ同期
信号を発生させるため、アナログ素子固有の定数のばら
つきや温度特性等により、安定した同期信号出力が前記
パルス発生回路３５及び３６から得られないという課題
を有していた。

【０００９】更に、従来の構成では、前記パルス発生回
路３５及び３６から出力される同期信号の位相及び幅の
設定範囲は、前記パルス発生回路３５及び３６内のモノ
マルチに接続されたアナログ素子により決定されるた
め、種々の走査周波数を有する画像信号源を１つのディ
スプレイに映し出すマルチスキャンディスプレイにおい
ては、ディスプレイに入力される画像信号源の走査周波
数によって、１走査周波数期間に対する同期信号の位相
及び幅の設定範囲の割合が異なるという課題を有してい
た。

【００１０】例えば、同期信号の位相を決定するモノマ
ルチに接続されたアナログ素子が持つ時定数の可変範囲
が５μｓｅｃであったとする。この時、外部から水平走
査周波数１００ｋＨｚの画像信号源が接続された場合、
同期信号の位相の可変範囲は、５μｓｅｃ／（１／１００ｋＨｚ）＝５０％となるが、外部から入力される画像信号源の走査周波数
が２０ｋＨｚの場合は、５μｓｅｃ／（１／２０ｋＨｚ）＝１０％となり、同期信号の位相の設定範囲がディスプレイ上で
狭くなる欠点があった。

【００１１】また、通常、制御回路６からの制御信号９
は、固定の分解能を持つディジタル信号である。先程の
例において、制御回路６からの制御信号９は、１０ビッ
トの分解能を持つディジタル信号線であると仮定する
と、外部から入力される画像信号源の走査周波数が１０
０ｋＨｚと２０ｋＨｚとを比較すると、１ビットあたり
の同期信号の位相の設定精度が５倍異なることになる。
すなわち、位相の調整精度が外部からディスプレイに入
力される画像信号源の持つ走査周波数によって異なる課
題をも有していた。

【００１２】

【課題を解決するための手段】上記従来の課題を解決す
るために、本発明の同期処理回路は、外部からディスプ
レイに入力された画像信号源の同期信号を、ＰＬＬ回路
に入力し、そこで同期再生させ、このＰＬＬ回路で再生
されたクロックを用いる事で、任意の位相及び幅を持つ
同期信号を安定にディスプレイ内の被制御回路に供給す
る事を特徴とする。

【００１３】本発明によれば、ＰＬＬ回路を用いたディ
ジタル方式によりパルス発生回路を構成できるため、従
来のアナログ方式に比べ、素子のばらつきや温度特性に
よる同期信号の位相や幅の変化が無くなり、安定した同
期信号をディスプレイ内の被制御回路に供給することが
可能となる。また、種々の走査周波数を有する画像信号
源を１つのディスプレイに映し出すマルチスキャンディ
スプレイにおいても、ディスプレイへ入力される画像信
号源の走査周波数によって、１走査周波数期間に対する
同期信号の位相及び幅の設定範囲の割合が異なる従来の
課題も容易に解決可能となる。更に、前記ＰＬＬ回路に
おいて、電圧制御発振器から出力される発振クロックを
１／ｎに分周する１／ｎ分周器と、前記１／ｎ分周器の
出力を１／ｍに分周する１／ｍ分周器とで分周する構成
を用い、前記１／ｎ分周器から出力される低速クロック
を前記パルス発生回路に入力し、その出力を前記電圧制
御発振器から出力される高速クロックにより駆動される
ディジタルシフト回路に入力することで、従来、同一ク
ロックで同期信号の位相制御を行っていた方式と比較
し、安価に且つ高精度に同期信号の位相を制御可能とな
る。

【００１４】更に、外部からディスプレイに入力される
任意の画像信号源の垂直同期信号を１／４水平期間遅延
回路及び３／４水平期間回路に入力し、各々の出力信号
を用い、ディスプレイに入力された画像信号源の水平同
期信号と垂直同期信号との位相関係を検出する検出信号
を発生し、その検出結果を基に、確実に外部からディス
プレイに入力される水平同期信号と同期した同期信号で
垂直同期信号をラッチ可能となる位相関係にする手段を
備えることで、外部からディスプレイに入力される画像
信号源の走査線本数を計数でき、安定した同期信号をデ
ィスプレイ内の被制御回路に供給可能となる。

【００１５】

【発明の実施の形態】本発明の請求項１に記載の同期処
理回路は、種々の走査周波数を有する画像信号源を１つ
のディスプレイに映し出すマルチスキャンディスプレイ
において、ディスプレイに入力された任意の走査周波数
を持つ画像信号源の同期信号をＰＬＬ回路を用いて同期
再生し、その同期再生された出力を、任意の位相及び幅
を持つ同期信号を出力するパルス発生回路に入力し、そ
のパルス発生回路の出力をＡＦＣ回路を通して偏向出力
回路に供給し、前記偏向出力回路の出力を任意の位相及
び幅をもつ同期信号を発生させるパルス発生回路に入力
し、そのパルス発生回路の出力をディスプレイ内の被制
御回路に供給することで、ディスプレイの同期安定度の
向上並びに対応走査周波数範囲の拡大を図る作用を有す
る。

【００１６】請求項２に記載の同期処理回路は、外部か
らディスプレイに入力される任意の画像信号源が持つ同
期信号を入力としたＰＬＬ回路と、前記同期信号を入力
とし前記ＰＬＬ回路から発生されるクロックで駆動し、
制御回路により制御されるパルス発生回路と、前記パル
ス発生回路の出力を入力としたＡＦＣ回路と、前記ＡＦ
Ｃ回路の出力を入力とし、その出力を前記ＡＦＣ回路に
フィードバックする偏向出力回路と、前記偏向出力回路
から前記ＡＦＣ回路へフィードバックされた信号を入力
とし、前記ＰＬＬ回路から発生されるクロックにより駆
動し、前記制御回路により制御される事によりディスプ
レイ内の被制御回路に任意の同期信号を供給するパルス
発生回路を備えたことを特徴とし、ディスプレイの同期
安定度の向上並びに対応走査周波数範囲の拡大を図る作
用を有する。

【００１７】請求項３に記載の同期処理回路は、請求項
１に記載された同期処理回路において、偏向出力回路か
ら出力された同期信号をＰＬＬ回路で同期再生し、その
同期再生された信号をパルス発生回路に入力し、その出
力信号をディスプレイ内の被制御回路に供給する事で、
請求項１に記載の同期処理回路に対し、ディスプレイの
同期安定度を更に向上させる作用を有する。

【００１８】請求項４に記載の同期処理回路は、請求項
２に記載された同期処理回路において、偏向出力回路か
らＡＦＣ回路へフィードバックされた信号を入力とした
ＰＬＬ回路と、前記偏向出力回路から前記ＡＦＣ回路へ
フィードバックされた信号を、前記ＰＬＬ回路から発生
されるクロックで駆動し、制御回路により制御される前
記パルス発生回路に入力する事でディスプレイ内の被制
御回路に任意の同期信号を供給する手段を備えたことを
特徴とし、請求項２に記載の同期処理回路に対し、ディ
スプレイの同期安定度を更に向上させる作用を有する。

【００１９】請求項５に記載の同期処理回路は、請求項
１に記載された同期処理回路において、パルス発生回路
の出力を、制御回路より制御されるアナログ素子で構成
されたアナログシフト回路に入力し、その出力をＡＦＣ
回路に供給することを特徴とし、請求項１に記載の同期
処理回路において、前記ＰＬＬ回路で再生されたクロッ
ク周波数により制限されていた同期信号の位相調整精度
を向上させる作用を有する。

【００２０】請求項６に記載の同期処理回路は、請求項
２に記載された同期処理回路において、パルス発生回路
の出力を、制御回路により制御されるアナログシフト回
路に入力し、そのアナログシフト回路の出力を前記ＡＦ
Ｃ回路に入力することで、前記パルス発生回路から出力
される同期信号の位相を高精度に調整する手段を備えた
事を特徴とし、請求項２に記載の同期処理回路におい
て、ＰＬＬ回路で再生されたクロック周波数により制限
されていた同期信号の位相調整精度を向上させる作用を
有する。

【００２１】請求項７に記載の同期処理回路は、請求項
１に記載された同期処理回路において、ＰＬＬ回路内の
電圧制御発振器から発生されるクロックを１／ｎに分周
する１／ｎ分周器と、更にその出力を１／ｍに分周する
１／ｍ分周器を用いて分周する事で前記ＰＬＬ回路内の
位相比較器に入力する構成とし、外部からディスプレイ
に入力される画像信号源の同期信号を入力とし、前記１
／ｎ分周器から出力される分周クロックにより駆動する
パルス発生回路と、そのパルス発生回路の出力を、電圧
制御発振器から発生されるクロックにより駆動するディ
ジタル素子で構成されたディジタルシフト回路に供給す
ることにより、前記ＰＬＬ回路で再生されたクロック周
波数により制限されるパルス発生回路から出力される同
期信号の位相調整精度を向上させる事を特徴とし、請求
項５に記載の同期処理回路に対し、安定に同期信号をデ
ィスプレイ内の被制御回路に供給可能とする作用を有す
る。

【００２２】請求項８に記載の同期処理回路は、請求項
２に記載された同期処理回路において、外部からディス
プレイに入力される任意の画像信号源が持つ同期信号を
一方の入力とした位相比較器と、前記位相比較器の出力
を入力とした低域通過フィルタと、前記低域通過フィル
タの出力を入力とした電圧制御発振器と、前記電圧制御
発振器の出力を１／ｎに分周する１／ｎ分周器と、前記
１／ｎ分周器を１／ｍに分周し、その出力を前記位相比
較器の他方に入力する１／ｍ分周器と、前記１／ｍ分周
器の出力を入力とし前記１／ｎ分周器の出力で駆動し前
記制御回路により制御されるパルス発生回路と、前記パ
ルス発生回路の出力を前記電圧制御発振器の出力で駆動
し前記制御回路により制御されるディジタルシフト回路
に入力し、その出力を前記ＡＦＣ回路に入力すること
で、前記パルス発生回路から出力される同期信号の位相
を高精度に調整する手段を設けた事を特徴とし、請求項
６に記載の同期処理回路に対し、安定に同期信号をディ
スプレイ内の被制御回路に供給可能とする作用を有す
る。

【００２３】請求項９に記載の同期処理回路は、請求項
１に記載された同期処理回路において、外部からディス
プレイに入力された任意の画像信号源が持つ水平同期信
号，垂直同期信号において、外部から入力される垂直同
期信号をＰＬＬ回路で発生されたクロックを用い、１／
４水平走査期間及び３／４水平走査期間遅延させ、外部
から入力された水平同期信号に対する垂直同期信号の位
相を検出する事で、前記垂直同期信号を確実にラッチ可
能とする位相関係に前記水平同期信号の位相を保つ事を
特徴とし、請求項１記載の同期処理回路に対し、外部か
らディスプレイに入力された画像信号源の走査線本数を
確実に計数可能とする作用を有する。

【００２４】請求項１０に記載の同期処理回路は、請求
項２に記載された同期処理回路において、外部からディ
スプレイに入力される任意の画像信号源が持つ垂直同期
信号を入力としＰＬＬ回路から発生されるクロックによ
り駆動される１／４水平期間遅延回路と、前記垂直同期
信号を入力とし前記ＰＬＬ回路から発生されるクロック
により駆動される３／４水平期間遅延回路と、前記３／
４水平期間遅延回路の出力を入力とした反転回路と、前
記１／４水平期間遅延回路の出力を一方の入力とし前記
反転回路の出力を他方の出力としたＡＮＤ回路と、外部
からディスプレイに入力される任意の画像信号源が持つ
水平同期信号を入力とし前記ＡＮＤ回路の出力により制
御される検出回路と、前記水平同期信号を入力とし前記
ＰＬＬ回路から発生されるクロックにより駆動される１
／２水平期間遅延回路と、前記水平同期信号を一方の入
力とし前記１／２水平期間遅延回路の出力を他方の入力
とした前記検出回路の出力により制御されるマルチプレ
クサと、前記垂直同期信号をマルチプレクサの出力をク
ロックとして用いて計数するカウンタに入力し前記制御
回路に入力する手段を備えた事を特徴とし、請求項２記
載の同期処理回路に対し、外部からディスプレイに入力
される画像信号源の走査線本数を確実に計数可能とする
作用を有する。

【００２５】以下、本発明の一実施の形態について、図
面を用いて説明する。（実施の形態１）以下、本発明の請求項１及び請求項２
に記載された発明の実施の形態について、図１から図３
を用いて説明する。

【００２６】図１において、１はＰＬＬ回路、２はパル
ス発生回路、３はＡＦＣ回路、４は偏向出力回路、５は
パルス発生回路、６は制御回路、７は外部からディスプ
レイに入力された画像信号源の同期信号である。以上の
ように構成された同期処理回路について、以下その動作
を説明する。

【００２７】外部からディスプレイに入力された画像信
号源の同期信号７をＰＬＬ回路１に入力し、同期再生を
行う。ＰＬＬ回路１は電圧制御発振器を内蔵し、この電
圧制御発振器は、ＰＬＬ回路１に入力された同期信号７
に同期したクロックを発生する。この電圧制御発振器か
ら発生される再生クロック８をパルス発生回路２に入力
し、任意のパルス位相及び幅を制御信号９により制御回
路６から制御され、ＡＦＣ回路３に供給する。このパル
ス発生回路２の構成を図２に、更に動作タイミングチャ
ートをを図３に示す。

【００２８】図２において、１０及び１２は前記ＰＬＬ
回路１から発生される再生クロック８により駆動される
カウンタ、１１及び１３は比較器である。

【００２９】カウンタ１０のリセット端子に外部からデ
ィスプレイに入力された同期信号７を入力し、前記カウ
ンタ１０を分周するクロックとして、前記同期信号７に
同期した前記ＰＬＬ回路１から発生される再生クロック
８を入力し、分周を行う。この分周動作は、前記同期信
号７が入力されるとリセットされる。カウンタ１０のリ
セット端子に入力される同期信号７の代わりに、前記Ｐ
ＬＬ回路に内蔵される分周器の分周出力を用いても同一
の動作を行う。このカウンタ１０から出力される分周値
を比較器１１の一方に入力し、制御回路６から発生され
る制御信号９を比較器１１の他方に入力する。各々前記
比較器１１に各々入力された信号を比較し、前記比較器
１１で判定された結果を出力する。図３にその一例を示
す。図３において、制御回路６からの制御信号が”２”
であったとする。この時、比較器１１の判定論理が入力
された双方の値が一致した時のみ”１”を出力する場
合、カウンタ１０の出力が”２”の時のみ同期信号が出
力される。これより、制御回路６から発生される制御信
号９の値を任意に変化させることで、パルス発生回路２
に入力された同期信号７に対し、任意の位相を持つ同期
信号を出力することが可能となる。制御回路６からの設
定値は、前記ＰＬＬ回路１に内蔵された分周器の分周比
により依存さるため、高精度にパルス位相を設定する場
合は、前記ＰＬＬ回路１の分周比を大きくすることによ
り可能となる。このようにして出力された同期信号を、
前記カウンタ１０と同様に前記ＰＬＬ回路１で発生され
た再生クロック８で動作するカウンタ１２のリセット端
子に入力し、その分周された出力を比較器１３の一方に
入力する。前記比較器１１と同様に比較器１３の他方に
制御回路６から制御信号９を入力し、比較器１３に各々
入力された信号を比較して、同期信号を発生する。図３
にその一例を示す。図３において、制御回路６からの制
御信号が”１”であったとする。この時、比較器１３の
判定論理が制御信号９の値に対し、前記カウンタ１２の
出力が小さい時に”１”を出力する場合、カウンタ１２
の出力が”１”以下の時のみ同期信号が出力される。

【００３０】これより、制御回路６から発生された制御
信号９の値を任意に設定することで、任意の幅を持つ同
期信号を出力させることが可能となる。以上のように、
図２に示すパルス発生回路２を制御回路６からの制御信
号９により制御することで、外部からディスプレイに入
力された画像信号源の同期信号に対し、任意の位相及び
幅を持つ同期信号を前記パルス発生回路２から出力させ
ることが可能となる。

【００３１】図２に示すパルス発生回路２を構成する比
較器１１及び１３の判定論理は、本実施の形態の他の判
定論理を用いても同様な効果を得る。また、比較器１１
及び１３の出力は、比較判定をする際に入力信号の切り
替わり点でスパイク状のノイズを通常発生するため、ラ
ッチ回路を比較器１１及び１３の出力信号の後段に接続
し、前記スパイク状のノイズによる判定ミスを防ぎ、次
段の回路ブロックにその判定結果を供給する。

【００３２】このようにしてパルス発生回路２から出力
された同期信号をＡＦＣ回路３に供給する。ＡＦＣ回路
３は、アナログ素子で構成されるため、ディジタル回路
で構成されたパルス発生回路２及び５、更に高速のクロ
ックを発生するＰＬＬ回路１からのディジタルノイズが
侵入すると回路動作が不安定となり、安定した同期信号
を偏向出力回路４に供給できない課題が発生する可能性
がある。そこで、アナログ素子で構成されるＡＦＣ回路
３とディジタル回路で構成される回路ブロックとを物理
的に離し、ディジタルノイズをＡＦＣ回路３に侵入を防
ぐ手段が一つある。しかしながら、パルス発生回路２及
び５とＡＦＣ回路３を離すと逆にその信号伝送経路にノ
イズが重畳される可能性が生じる。そこで、ＡＦＣ回路
３へのディジタルノイズの侵入を防ぐ手段として、双方
の回路ブロックの電源ライン及び基準電圧（ＧＮＤ）ラ
インを分離する事により、電気的に回路分離を図る方法
がある。

【００３３】その他、ディジタル回路全体をシールドす
る事により輻射によるノイズの侵入を防ぎ、安定した同
期信号を偏向出力回路４に供給する手法もある。以上の
ような手法を用い、ディジタルノイズの影響によるＡＦ
Ｃ回路３の不安定動作の要因を除去する事で、ＡＦＣ回
路３から偏向出力回路４に安定した同期信号を供給する
事が可能となる。この偏向出力回路４から前記ＡＦＣ回
路３に同期信号をフィードバックすることで、偏向出力
回路４の同期安定度の向上を図る。

【００３４】この偏向出力回路４から前記ＡＦＣ回路３
にフィードバックされたディスプレイの偏向電流周期と
同位相の同期信号を前記パルス発生回路２と同様な構成
からなる、前記ＰＬＬ回路１から発生された再生クロッ
ク８により駆動されるパルス発生回路５に入力する。先
に述べたパルス発生回路２と同様な動作により、パルス
発生回路５からディスプレイ内の映像回路，コンバーゼ
ンス回路，フォーカス回路等、種々の被制御回路に任意
の位相及び幅を持つ同期信号を供給する。ディスプレイ
の偏向電流周期と同位相の同期信号をパルス発生回路５
に入力する構成により、ディスプレイの偏向開始位相を
容易に検出できる事により、回路規模の増大無しに被制
御回路に所望の同期信号を供給可能となる。

【００３５】以上本発明の構成により、外部からディス
プレイに入力された画像信号源の同期信号に対し、任意
の位相及び幅を持つ同期信号を容易な回路構成で、ディ
スプレイ内の被制御回路に所望の同期信号を安定に供給
可能となる。

【００３６】（実施の形態２）次に、本発明の請求項３
及び請求項４に記載された発明の実施の形態について、
図４及び図５を用いて説明する。尚、前述した実施の形
態と同じ構成については同一の符号を用い、説明を省略
する。

【００３７】請求項１及び２の発明において、パルス発
生回路２及び５は、ＰＬＬ回路１により発生される共通
の再生クロック８により駆動される。このような構成の
場合、図５（ａ）に示すように、初段のパルス発生回路
２から出力される同期信号とＰＬＬ回路１から発生され
る再生クロック８との位相関係は、パルス発生回路２に
リセット信号として入力される同期信号７により、ラッ
チ可能となる位相関係を保つ。しかしながら、後段のパ
ルス発生回路５にリセット信号として入力される偏向出
力回路４からＡＦＣ回路３に入力される同期信号は、Ａ
ＦＣ回路３がアナログ素子で構成される回路であること
より、図５（ａ）に示すように、ＰＬＬ回路１から発生
される再生クロック８と同位相関係になる可能性があ
る。パルス発生回路５に入力された同期信号と再生クロ
ック８とが同位相になった場合、ラッチできなくなり、
パルス発生回路５からディスプレイ内の被制御回路に供
給される同期信号が不安定となるため、ディスプレイに
画面揺れやジッター等として現れ、映像品位の劣化の原
因となる。

【００３８】そこで、本発明では、図４に示すように偏
向出力回路４からＡＦＣ回路３へフィードバックされる
同期信号を直接パルス発生回路５に供給せず、ＰＬＬ回
路１４に一度供給し、このＰＬＬ回路１４から出力され
る再生クロック１５によりパルス発生回路５を駆動する
手段を備えることにより前記課題を解決する。本実施の
形態における同期処理回路の動作を図５（ｂ）に示す。
図５（ｂ）の例に示すように、ＰＬＬ回路１から発生さ
れる再生クロック８とアナログ素子で構成されるＡＦＣ
回路３の出力が同位相の場合においても、本発明の構成
により、ＰＬＬ回路１４を用いて同期再生を行わせるた
め、パルス発生回路５から請求項１及び２の発明の構成
に対し、より安定した同期信号をディスプレイ内の被制
御回路に供給可能となる。

【００３９】本発明の同期処理回路は、２段のＰＬＬ回
路１及び１４から各々発生される位相の異なる２種類の
クロックが混在する構成となる。このため、前記実施の
形態１で記載した他回路への影響の低減をより一層図る
必要性がある。また、双方の再生クロック８及び１５
は、位相は異なるが、全く同期している信号であるた
め、回路基板上において、本来駆動しないパルス発生回
路側にディジタルノイズとして飛び込むと、そのパルス
発生回路が誤動作する可能性が発生する。そこで、双方
のＰＬＬ回路は、同じディジタル回路により構成されて
いるが、電源及び基準（ＧＮＤ）電圧の分離を確実に行
い、電気的に相互に干渉を防ぐ必要がある。更に、各Ｐ
ＬＬ回路１及び１４は、基板上の配置において、電源回
路から各ＰＬＬ回路により消費される電流帰還ループが
各々交差しないようにする事によって、相互のＰＬＬ回
路の干渉を一層防ぐことが可能となる。

【００４０】以上本発明の構成により、外部からディス
プレイに入力された画像信号源の同期信号に対し、任意
の位相及び幅を持つ同期信号を容易な回路構成で発生さ
せることが可能となり、前記請求項１及び２の構成に対
し、更に安定に被制御回路に所望の同期信号を供給可能
となる。

【００４１】（実施の形態３）次に、本発明の請求項５
及び請求項６に記載された発明の実施の形態について、
図６及び図７を用いて説明する。尚、前述した実施の形
態と同じ構成については同一の符号を用い、説明を省略
する。

【００４２】請求項１及び２の発明において、パルス発
生回路１及び５から出力される同期信号の位相及び幅の
設定精度は、ＰＬＬ回路１から発生される再生クロック
８の周波数に依存されていたため、より高精度の位相調
整精度が要求される被制御回路への同期信号の供給が非
常に困難となる。そこで、設定精度を向上させようとし
た場合、再生クロック８の周波数を高速にする方法があ
る。しかしながら、再生クロック８の周波数を高速にし
た場合、パルス発生回路２及び５を構成する回路素子を
高速クロック対応とすることは勿論のこと、同期信号を
高精度に制御可能とするため、ビット数が増大する事に
より回路規模の増大にもつながるという課題を有してい
た。

【００４３】そこで、本発明では、図６に示すようなア
ナログ素子で構成されたアナログシフト回路１６を用い
て前記課題を解決する。図６において、パルス発生回路
２から出力された同期信号を入力とし、制御回路６から
の制御信号９により制御されるアナログシフト回路１６
は、従来例に示したモノマルチで構成された図１３に示
す回路動作と同一である。しかしながら、本実施の形態
に示すアナログシフト回路１６のパルス位相設定範囲
は、図７に示すように、前記再生クロック８の１周期に
あたる微小な範囲のみであるため、従来例に示したよう
なアナログ素子固有の現象によるパルス位相設定精度の
ばらつき等が生じても、ディスプレイ上には殆ど影響が
現れず、実使用上問題ない。また、アナログシフト回路
１６は、アナログ素子で構成される回路であるため、前
記実施の形態１で記載したように、ディジタル回路との
分離を行うことにより、本回路の実力を十分発揮させる
ことが可能となる。

【００４４】尚、本実施の形態では、アナログシフト回
路１６を前段のパルス発生回路２の出力に挿入している
が、ＡＦＣ回路３を通した後のパルス発生回路５の出力
に、同様のアナログシフト回路を挿入した場合、ディス
プレイ内の被制御回路に対し、同様な効果を生じる。

【００４５】（実施の形態４）次に、本発明の請求項７
及び請求項８に記載された発明の実施の形態について、
図８及び図９を用いて説明する。尚、前述した実施の形
態と同じ構成については同一の符号を用い、説明を省略
する。

【００４６】請求項１及び２の発明において、パルス発
生回路１及び５から出力される同期信号の位相及び幅の
設定精度は、ＰＬＬ回路１から発生される再生クロック
８の周波数に依存されていたため、より高精度の位相調
整精度が要求される被制御回路への同期信号の供給が非
常に困難となる。また、請求項５及び６の発明において
は、アナログ素子で構成されたアナログシフト回路１６
を用いているため、通常の使用上においては問題ないレ
ベルにあるとはいえ、投写型ビデオプロジェクターにお
ける使用形態の一つである多管式のように高安定度を要
求する用途においては、従来例に示したように、アナロ
グ素子固有の現象による課題が問題となる。

【００４７】そこで、本発明においては、図８に示すよ
うなディジタル素子で構成されたディジタルシフト回路
２２を用いて前記課題を解決する。図８において、１７
は位相比較器、１８は低域通過フィルタ（以下、ＬＰＦ
とする）、１９は電圧制御発振器（以下、ＶＣＯとす
る）、２０は前記ＶＣＯ１９から発生されたクロックを
１／ｎに分周する１／ｎ分周器、２１は前記１／ｎ分周
器２０から発生されたクロックを１／ｍに分周する１／
ｍ分周器、２は前記１／ｎ分周器２０から発生されたク
ロック８で駆動し前記１／ｍ分周器２１の出力を入力と
したパルス発生回路２、２２は前記ＶＣＯ１９から発生
されたクロックで駆動し前記パルス発生回路２の出力を
入力としたディジタルシフト回路である。以上のように
構成された請求項７及び８に示す同期処理回路につい
て、以下、動作説明を行う。

【００４８】外部からディスプレイに入力される画像信
号源の同期信号７を位相比較器１７の一方に入力する。
この位相比較器１７の出力をＬＰＦ１８に入力し平滑す
る事で直流電圧に変換する。このＬＰＦ１８から出力さ
れた直流電圧をＶＣＯ１９に入力し、入力された直流電
圧に比例したクロックを発振する。この発振クロックを
任意の分周比ｎで分周する１／ｎ分周器２０に入力し、
更に前記１／ｎ分周器２０により分周されたクロックを
任意の分周比ｍで分周する１／ｍ分周器２１に入力す
る。この１／ｍ分周器２１の出力を前記位相比較器１７
の他方に入力し、位相比較動作を行う。以上示した一連
のＰＬＬ回路において、１／ｎ分周器２０と１／ｍ分周
器２１を同一構成とした場合、図１に示すＰＬＬ回路１
と同一となる。この場合、図１においては、再生クロッ
ク８はＶＣＯ１９からの出力となる。また、ＰＬＬ回路
が位相同期した状態において、位相比較器１７に入力さ
れた双方の同期信号は共に同位相の関係となるため、位
相比較器１７に入力された同期信号のいずれをパルス発
生回路２へ入力しても同様な動作を行う。これは、請求
項１から８の構成において、いずれにも当てはまること
である。以上のように構成されたＰＬＬ回路を用い、１
／ｎ分周器２０の出力８をパルス発生回路２に駆動用ク
ロックとして入力する。この時、パルス発生回路２から
出力される同期信号の位相及び幅の設定精度は、１同期
信号期間の１／ｍである。次に、パルス発生回路２から
出力された同期信号を、ＶＣＯ１９からの出力クロック
で駆動するディジタルシフト回路２２に入力する。ディ
ジタルシフト回路２２の動作を、図９を用いて以下説明
する。

【００４９】図９において、外部からディスプレイに入
力される同期信号７の周波数に対し、ＰＬＬ回路に内蔵
されたＶＣＯ１９から発生されるクロック周波数は、クロック周波数＝同期信号周波数×ｎ×ｍという関係がある。このＶＣＯ１９から発生されるクロ
ックを１／ｎに分周した１／ｎ分周器２０の出力となる
再生クロック８の周波数は、再生クロック周波数＝同期信号周波数×ｍとなる。パルス発生回路２は、前記１／ｎ分周器２０の
出力である再生クロック８を用いる事により所望の同期
信号を出力させ、その同期信号の位相は、図９に示すよ
うに再生クロック８の周波数単位に依存される。そのパ
ルス発生回路２から出力された同期信号を、前記再生ク
ロック８の周波数に対し、ｎ倍の高速動作を行うＶＣＯ
１９から出力されるクロックで動作するディジタルシフ
ト回路２２に入力することで、より高精度に同期信号の
位相を設定できる。

【００５０】図８のように、ＰＬＬ回路内の分周器を１
／ｎ分周器２０と１／ｍ分周器２１との２段構成にする
ことにより、同期処理回路において高速動作を必要とす
る回路ブロックを最小規模に抑えることが可能となり、
従来方式に対し、安価に同期信号の位相調整を高精度に
行える。

【００５１】尚、本実施の形態では、前段のパルス発生
回路２の出力をディジタルシフト回路２２に入力してい
るが、ＡＦＣ回路３を通した後のパルス発生回路５の出
力を、本ディジタルシフト回路に入力した場合において
も同様な効果を生じる。

【００５２】（実施の形態５）次に、本発明の請求項９
及び請求項１０に記載された発明の実施の形態につい
て、図１０及び図１１を用いて説明する。尚、前述した
実施の形態と同じ構成については同一の符号を用い、説
明を省略する。

【００５３】請求項１及び２の発明において、パルス発
生回路２及び５に入力された同期信号の位相及び幅を任
意に制御する制御回路６から出力される制御信号９の制
御範囲は、水平同期信号に対しては、ＰＬＬ回路１に内
蔵される分周器の分周比により制限されるため、ディス
プレイ内部で容易に検知可能となる。一方、垂直同期信
号の制御範囲に対しては、ディスプレイに入力された画
像信号源の走査線本数により制限される。外部からディ
スプレイに入力された画像信号源の水平走査周波数及び
垂直走査周波数より、制御回路６において、走査線本数＝水平走査周波数／垂直走査周波数という演算式により、制御回路６に内蔵されたプロセッ
サにより、前記画像信号源の走査線本数を検出する。し
かしながら、プロセッサの演算誤差により、ディスプレ
イに入力された画像信号源の走査線本数を計数ミスする
可能性があり、この時、正確にパルス発生回路を制御で
きないという課題が発生する。

【００５４】そこで、本発明において、図１０に示す回
路構成により前記課題を解決する。図１０において、２
３は垂直同期信号を１／４水平期間遅延する１／４水平
期間遅延回路、２４は垂直同期信号を３／４水平期間遅
延する３／４水平期間遅延回路、２５は反転素子、２６
はＡＮＤ回路、２７は前記ＡＮＤ回路２６の出力を用い
ディスプレイに接続された画像信号源の水平同期信号と
垂直同期信号との位相関係を検出する検出回路、２８は
水平同期信号を１／２水平期間遅延する１／２水平期間
遅延回路、２９はマルチプレクサ、３０はカウンタであ
る。また、３１は外部からディスプレイに入力された画
像信号源の垂直同期信号、３２は外部からディスプレイ
に入力された画像信号源の水平同期信号である。以上の
ように構成された請求項９及び１０に示す同期処理回路
について、以下、動作説明を図１１を参照して行う。

【００５５】外部から入力された画像信号源の垂直同期
信号３１を各々前記ＰＬＬ回路１から出力される再生ク
ロック８により駆動する１／４水平期間遅延回路２３及
び３／４水平期間遅延回路２４に入力する。各水平期間
遅延回路２３及び２４から出力された信号を反転素子２
５及びＡＮＤ回路２６に入力することで、図１１に示す
ような１／２水平期間の幅を持つ垂直レートの同期信号
を得る。本発明では、このようにして発生された垂直レ
ートの同期信号を検出信号３３と称する。この検出信号
３３のパルス内に水平同期信号パルスの有無を検出する
事により、ディスプレイに入力された画像信号源の垂直
同期信号３１と水平同期信号３２の位相関係を検出可能
となる。

【００５６】例えば、図１１に示すように、垂直同期信
号３１と水平同期信号３２との位相関係が非常に近接し
た場合、検出信号３３の検出期間内に水平同期信号３２
のパルスは存在しない。逆に、垂直同期信号３１と水平
同期信号３２との位相関係が大きく異なる場合は、検出
信号３３の検出期間内に水平同期信号３２のパルスが検
出される。このように検出回路２７によって検出された
結果を、水平同期信号３２を一方の入力とし、前記水平
同期信号３２を前記ＰＬＬ回路１から発生される再生ク
ロック８により１／２水平期間遅延された１／２水平期
間遅延回路２８を他方の入力としたマルチプレクサ２９
に入力する。マルチプレクサ２９は、前記検出信号３３
のパルス内に水平同期信号３２が検出された場合、前記
水平同期信号３２をそのまま出力し、逆に前記検出信号
３３のパルス内に水平同期信号３２が検出されない場
合、前記１／２水平期間遅延回路２８の出力を出力す
る。これにより、常にマルチプレクサ２９から出力され
る水平同期信号は、前記垂直同期信号３１に対して、ほ
ぼ１／２水平期間遅延した位相関係となり、カウンタ３
０に入力された前記垂直同期信号はマルチプレクサ２９
の出力により確実にラッチ可能となる。

【００５７】以上のような本発明の構成により、ディス
プレイに入力された画像信号源の走査線本数を確実に計
数可能となり、この計数結果を制御回路６に入力するこ
とで、パルス発生回路２及び５に対し、任意の位相及び
幅を持つ同期信号の制御が確実に行える。

【００５８】本発明において、外部からディスプレイに
入力された画像信号源の垂直同期信号３１に対し、必ず
しも直接ラッチできる位相関係にない前記ＰＬＬ回路１
により発生された再生クロック８を位相遅延を１／４水
平期間遅延回路２３及び３／４水平期間遅延回路２４に
入力し、ラッチ動作を行わせることによりラッチミスを
生じる可能性があるが、本発明の回路動作においては問
題ない。また、本実施の形態において、垂直同期信号３
１を遅延させる遅延回路２３及び２４の遅延量は、１／
４水平期間並びに３／４水平期間としているが、検出信
号３３を出力できるもので有れば、任意に設定しても同
様な効果を得る。更に、本実施の形態において、入力さ
れた画像信号源の同期信号のパルス極性は正極性であ
り、且つ、検出信号３３の検出期間が正極性パルスであ
る例を示しているが、、入力同期信号の極性並びに検出
信号３３の極性の組み合わせにより、本実施の形態にお
ける反転素子２５及びＡＮＤ回路２６の回路構成が多様
となることも追記しておく。

【００５９】

【発明の効果】以上のように、本発明の同期処理回路に
よれば、ＰＬＬ回路を用いたディジタル回路構成とする
ことで、従来、アナログ素子により構成された同期処理
回路において、アナログ素子固有の特性により安定した
同期信号出力が得られない課題を容易に解決する。更
に、種々の走査周波数を有する画像信号源を１つのディ
スプレイに映し出すマルチスキャンディスプレイにおい
ては、ディスプレイに入力された画像信号源の走査周波
数によって、１走査周波数期間に対する同期信号の位相
及び幅の制御範囲の割合が異なる従来の課題に対し、本
発明においてＰＬＬ回路を用いる事により、１水平走査
期間を外部からディスプレイに入力された画像信号源の
持つ同期信号の走査周波数に関わりなく、一定に分割す
る構成を用いているため、従来課題の解決が容易に図れ
る。

【００６０】本発明の同期処理回路において、ＰＬＬ回
路内にある分周器の分周比により制限されるパルス発生
回路から出力された同期信号の位相設定精度を向上させ
るため、微小の可変範囲を持つアナログ素子により構成
されたアナログシフト回路を組み合わせる構成、もしく
は、ＰＬＬ回路内の分周器を２段構成とし、前記パルス
発生回路から出力された同期信号を高速動作を行うクロ
ックにより微小の設定範囲を持つディジタルシフト回路
を組み合わせる構成により行う。これより、従来の方式
に対し、安価に且つ高精度にパルス発生回路から出力さ
れた同期信号の位相もしくは幅を任意に設定可能とな
る。

【００６１】更に、パルス発生回路から発生される同期
信号の位相及び幅を任意に制御する制御回路において、
水平同期信号に対して行う制御範囲は、ＰＬＬ回路に内
蔵された分周器の分周比により制限されるため問題ない
が、垂直同期信号に対して行う制御範囲は、外部からデ
ィスプレイに入力された画像信号源の走査線本数により
制限されるため、その走査線本数の検出誤差が課題とな
る。しかしながら、本発明の構成により、ディスプレイ
に入力された画像信号源の走査線本数を確実に計数可能
となり、この計数結果を制御回路に入力することで、パ
ルス発生回路から出力される同期信号の位相及び幅を任
意に且つ確実に制御される。

【図面の簡単な説明】

【図１】本発明の実施の形態１における同期処理回路の
ブロック図

【図２】本発明の実施の形態１におけるパルス発生回路
のブロック図

【図３】本発明の実施の形態１におけるパルス発生回路
の動作説明図

【図４】本発明の実施の形態２における同期処理回路の
ブロック図

【図５】本発明の実施の形態２における同期処理回路の
動作説明図

【図６】本発明の実施の形態３における同期処理回路の
ブロック図

【図７】本発明の実施の形態３における同期処理回路の
動作説明図

【図８】本発明の実施の形態４における同期処理回路の
ブロック図

【図９】本発明の実施の形態４における同期処理回路の
動作説明図

【図１０】本発明の実施の形態５における同期処理回路
のブロック図

【図１１】本発明の実施の形態５における同期処理回路
の動作説明図

【図１２】従来における同期処理回路のブロック図

【図１３】従来におけるアナログ方式パルス発生回路の
動作説明図

【符号の説明】

１、１４ＰＬＬ回路２、５パルス発生回路３ＡＦＣ回路４偏向出力回路６制御回路１０、１２カウンタ１１、１３比較器１６アナログシフト回路１７位相比較器１８低域通過フィルタ１９電圧制御発振器２０１／ｎ分周器２１１／ｍ分周器２２ディジタルシフト回路２３１／４水平期間遅延回路２４３／４水平期間遅延回路２７検出回路２８１／２水平期間遅延回路２９マルチプレクサ３０カウンタ３５、３６アナログ方式パルス発生回路

Claims

【特許請求の範囲】

【請求項１】種々の走査周波数を有する画像信号源を
１つのディスプレイに映し出すマルチスキャンディスプ
レイにおいて、ディスプレイに入力された任意の走査周
波数を持つ画像信号源の同期信号をＰＬＬ回路を用いて
同期再生し、その同期再生された出力を、任意の位相及
び幅を持つ同期信号を出力するパルス発生回路に入力
し、そのパルス発生回路の出力をＡＦＣ回路を通して偏
向出力回路に供給し、前記偏向出力回路の出力を任意の
位相及び幅をもつ同期信号を発生させるパルス発生回路
に入力し、そのパルス発生回路の出力をディスプレイ内
の被制御回路に供給することで、ディスプレイの同期安
定度の向上並びに対応走査周波数範囲の拡大を図ること
を特徴とする同期処理回路。
【請求項２】外部からディスプレイに入力される任意
の画像信号源が持つ同期信号を入力としたＰＬＬ回路
と、前記同期信号を入力とし前記ＰＬＬ回路から発生さ
れるクロックで駆動し、制御回路により制御されるパル
ス発生回路と、前記パルス発生回路の出力を入力とした
ＡＦＣ回路と、前記ＡＦＣ回路の出力を入力とし、その
出力を前記ＡＦＣ回路にフィードバックする偏向出力回
路と、前記偏向出力回路から前記ＡＦＣ回路へフィード
バックされた信号を入力とし、前記ＰＬＬ回路から発生
されるクロックにより駆動し、前記制御回路により制御
される事によりディスプレイ内の被制御回路に任意の同
期信号を供給するパルス発生回路とを備えたことを特徴
とする同期処理回路。
【請求項３】偏向出力回路から出力された同期信号を
ＰＬＬ回路で同期再生し、その同期再生された信号を前
記パルス発生回路に入力し、その出力信号をディスプレ
イ内の被制御回路に供給することで、ディスプレイの同
期安定度を更に向上させることを特徴とする請求項１記
載の同期処理回路。
【請求項４】偏向出力回路からＡＦＣ回路へフィード
バックされた信号を入力としたＰＬＬ回路と、前記偏向
出力回路から前記ＡＦＣ回路へフィードバックされた信
号を、前記ＰＬＬ回路から発生されるクロックで駆動
し、制御回路により制御されるパルス発生回路に入力す
る事でディスプレイ内の被制御回路に任意の同期信号を
供給する手段を設けたことを特徴とする請求項２記載の
同期処理回路。
【請求項５】パルス発生回路の出力を、制御回路より
制御されるアナログ素子で構成されたアシフト回路に入
力し、その出力をＡＦＣ回路に供給することにより、Ｐ
ＬＬ回路で再生されたクロック周波数で制限されたパル
ス発生回路から出力される同期信号の位相調整精度を向
上させる事を特徴とする請求項１の同期処理回路。
【請求項６】パルス発生回路の出力を、制御回路によ
り制御されるアナログシフト回路に入力し、そのアナロ
グシフト回路の出力をＡＦＣ回路に入力することで、パ
ルス発生回路から出力される同期信号の位相を高精度に
調整する手段を設けたことを特徴とする請求項２記載の
同期処理回路。
【請求項７】ＰＬＬ回路内の電圧制御発振器から発生
されるクロックを１／ｎに分周する１／ｎ分周器と、更
にその出力を１／ｍに分周する１／ｍ分周器を用いて分
周する事で前記ＰＬＬ回路内の位相比較器に入力する構
成とし、外部からディスプレイに入力される画像信号源
の同期信号を入力とし、前記１／ｎ分周器から出力され
る分周クロックにより駆動するパルス発生回路と、その
パルス発生回路の出力を、前記電圧制御発振器から発生
されるクロックにより駆動するディジタル素子で構成さ
れたディジタルシフト回路に供給することにより、前記
ＰＬＬ回路で再生されたクロック周波数により制限され
るパルス発生回路から出力される同期信号の位相調整精
度を向上させる事を特徴とする請求項１記載の同期処理
回路。
【請求項８】外部からディスプレイに入力される任意
の画像信号源が持つ同期信号を一方の入力とした位相比
較器と、前記位相比較器の出力を入力とした低域通過フ
ィルタと、前記低域通過フィルタの出力を入力とした電
圧制御発振器と、前記電圧制御発振器の出力を１／ｎに
分周する１／ｎ分周器と、前記１／ｎ分周器を１／ｍに
分周し、その出力を前記位相比較器の他方に入力する１
／ｍ分周器と、前記１／ｍ分周器の出力を入力とし前記
１／ｎ分周器の出力で駆動し前記制御回路により制御さ
れるパルス発生回路と、前記パルス発生回路の出力を前
記電圧制御発振器の出力で駆動し前記制御回路により制
御されるディジタルシフト回路に入力し、その出力を前
記ＡＦＣ回路に入力することで、前記パルス発生回路か
ら出力される同期信号の位相を高精度に調整する手段を
設けたことを特徴とする請求項２記載の同期処理回路。
【請求項９】外部からディスプレイに入力された任意
の画像信号源が持つ水平同期信号，垂直同期信号におい
て、外部から入力される垂直同期信号をＰＬＬ回路で発
生されたクロックを用い、１／４水平走査期間及び３／
４水平走査期間遅延させ、外部から入力された水平同期
信号に対する垂直同期信号の位相を検出する事で、前記
垂直同期信号を確実にラッチ可能とする位相関係に前記
水平同期信号の位相を保ち、外部からディスプレイに入
力される画像信号源の走査線本数を計数可能とすること
により、パルス発生回路の制御を確実に行う事を特徴と
した請求項１に記載された同期処理回路。
【請求項１０】外部からディスプレイに入力される任
意の画像信号源が持つ垂直同期信号を入力としＰＬＬ回
路から発生されるクロックにより駆動される１／４水平
期間遅延回路と、前記垂直同期信号を入力とし前記ＰＬ
Ｌ回路から発生されるクロックにより駆動される３／４
水平期間遅延回路と、前記３／４水平期間遅延回路の出
力を入力とした反転回路と、前記１／４水平期間遅延回
路の出力を一方の入力とし前記反転回路の出力を他方の
出力としたＡＮＤ回路と、外部からディスプレイに入力
される任意の画像信号源が持つ水平同期信号を入力とし
前記ＡＮＤ回路の出力により制御される検出回路と、前
記水平同期信号を入力とし前記ＰＬＬ回路から発生され
るクロックにより駆動される１／２水平期間遅延回路
と、前記水平同期信号を一方の入力とし前記１／２水平
期間遅延回路の出力を他方の入力とした前記検出回路の
出力により制御されるマルチプレクサと、前記垂直同期
信号をマルチプレクサの出力をクロックとして用いて計
数するカウンタに入力し前記制御回路に入力する事で確
実に外部からディスプレイに入力される画像信号源の走
査線本数を確実に計数する手段を設けたことを特徴とす
る請求項２記載の同期処理回路。