KR101300993B1 - 타이밍 신호 발생 장치 - Google Patents

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Abstract

타이밍 신호 발생 장치가 개시된다. 본 발명의 실시예에 따른 타이밍 신호 발생 장치는 사용될 비디오 신호에 상응하는 타이밍 신호들을 발생시키는 것으로서, 기준 클럭 발생부, 해상도 정보 입력부, 및 타이밍 신호 발생부를 포함한다. 기준 클럭 발생부는 기준 주파수의 클럭 펄스 신호를 발생시킨다. 해상도 정보 입력부는 비디오 신호의 해상도 정보를 입력받아서 해상도 정보 신호들을 발생시킨다. 타이밍 신호 발생부는, 해상도 정보 입력부로부터의 해상도 정보 신호들 및 기준 클럭 발생부로부터의 클럭 펄스 신호를 사용하여, 비디오 신호의 해상도 정보에 따라 타이밍 신호들을 발생시킨다.

Description

타이밍 신호 발생 장치{Apparatus for generating timing signal}
본 발명은, 타이밍 신호 발생 장치에 관한 것으로서, 보다 상세하게는, 사용될 비디오 신호에 상응하는 타이밍 신호들을 발생시키는 타이밍 신호 발생 장치에 관한 것이다.
잘 알려져 있는 바와 같이, 비디오 신호의 타이밍 신호들은 화소 클럭-펄스 신호, 수평 동기 신호, 수직-동기 신호, 및 데이터 인에이블(enable) 신호를 포함한다. 이와 같은 타이밍 신호들 각각은 비디오 신호의 형식(format)에 따라 서로 다른 주파수를 가진다.
상기와 같은 타이밍 신호들을 발생시키는 장치에 있어서, 종래에는, 단순히 주파수 배율기 및 주파수 분주기를 사용하였다. 이에 따라, 다음과 같은 문제점들이 있다.
첫째, 어느 한 형식의 비디오 신호에 상응하는 타이밍 신호들만을 발생시킬 수 있다. 즉, 다양한 형식의 비디오 신호들에 상응하는 타이밍 신호들을 발생시킬 수 없다.
둘째, 원하는 모든 주파수의 타이밍 신호들을 용이하게 발생시킬 수 없다. 즉, 원하는 특정 주파수의 타이밍 신호를 얻기 위하여, 기준 클럭 주파수가 변경되어야 하거나, 주파수 배율기 및 주파수 분주기의 개수가 많아질 수 있다.
본 발명의 실시예는, 다양한 형식의 비디오 신호들에 상응하는 타이밍 신호들을 발생시킬 수 있고, 원하는 모든 주파수의 타이밍 신호들을 용이하게 발생시킬 수 있는 타이밍 신호 발생 장치를 제공하고자 한다.
본 발명의 일 측면에 따른 타이밍 신호 발생 장치는, 사용될 비디오 신호에 상응하는 타이밍 신호들을 발생시키는 것으로서, 기준 클럭 발생부, 해상도 정보 입력부, 및 타이밍 신호 발생부를 포함할 수 있다.
상기 기준 클럭 발생부는 기준 주파수의 클럭 펄스 신호를 발생시킨다.
상기 해상도 정보 입력부는 상기 비디오 신호의 해상도 정보를 입력받아서 해상도 정보 신호들을 발생시킨다.
상기 타이밍 신호 발생부는, 상기 해상도 정보 입력부로부터의 해상도 정보 신호들 및 상기 기준 클럭 발생부로부터의 클럭 펄스 신호를 사용하여, 상기 비디오 신호의 해상도 정보에 따라 상기 타이밍 신호들을 발생시킨다.
또한, 상기 타이밍 신호 발생부는 정보 해독부, 클럭 발생부, 수평-동기 신호 발생부, 수직-동기 신호 발생부, 및 데이터-인에이블 신호 발생부를 포함할 수 있다.
상기 정보 해독부는 상기 해상도 정보 입력부로부터의 해상도 정보 신호들 각각에 상응하는 제어 데이터 신호들을 발생시킨다.
상기 클럭 발생부는 상기 정보 해독부로부터의 제어 데이터 신호들 중에서 화소 클럭 주파수의 제어 데이터 신호(P_clk)를 입력받아 상기 화소 클럭 주파수의 화소 클럭-펄스 신호(Pix_clk)를 발생시킨다.
상기 수평-동기 신호 발생부는 상기 정보 해독부로부터의 제어 데이터 신호들 중에서 일부와 상기 클럭 발생부로부터의 화소 클럭-펄스 신호(Pix_clk)를 입력받아 수평 동기 신호를 발생시킨다.
상기 수직-동기 신호 발생부는 상기 정보 해독부로부터의 제어 데이터 신호들 중에서 일부와 상기 클럭 발생부로부터의 화소 클럭-펄스 신호(Pix_clk)를 입력받아 수직 동기 신호를 발생시킨다.
상기 데이터-인에이블 신호 발생부는 상기 정보 해독부로부터의 제어 데이터 신호들 중에서 일부와 상기 클럭 발생부로부터의 화소 클럭-펄스 신호(Pix_clk)를 입력받아 데이터 인에이블(enable) 신호를 발생시킨다.
또한, 상기 수평-동기 신호 발생부는 수평-동기 신호 형성부, 수평-동기 극성 조정부, 및 수평-동기 에지 조정부를 포함할 수 있다.
상기 수평-동기 신호 형성부는 상기 정보 해독부로부터의 제어 데이터 신호들 중에서 수평 총 해상도 값의 제어 데이터 신호(H_res)와 수평-동기 펄스-폭 값의 제어 데이터 신호(H_wid)에 따라 상기 클럭 발생부로부터의 화소 클럭-펄스 신호(Pix_clk)를 계수하면서 수평 동기 신호를 형성한다.
상기 수평-동기 극성 조정부는 상기 정보 해독부로부터의 제어 데이터 신호들 중에서 수평 극성 값의 제어 데이터 신호(H_pol)에 따라 상기 수평-동기 신호 형성부로부터의 수평 동기 신호의 극성을 조정한다.
상기 수평-동기 에지 조정부는 상기 정보 해독부로부터의 제어 데이터 신호들 중에서 화소-클럭 에지(edge) 값의 제어 데이터 신호(P_edg)에 따라 상기 수평-동기 극성 조정부로부터의 수평 동기 신호의 위상을 조정한다.
또한, 상기 수직-동기 신호 발생부는 수직-동기 신호 형성부, 수직-동기 극성 조정부, 및 수직-동기 에지 조정부를 포함할 수 있다.
상기 수직-동기 신호 형성부는 상기 정보 해독부로부터의 제어 데이터 신호들 중에서 수직 총 해상도 값의 제어 데이터 신호(V_res)와 수직-동기 펄스-폭 값의 제어 데이터 신호(V_wid)에 따라 상기 클럭 발생부로부터의 화소 클럭-펄스 신호(Pix_clk)를 계수하면서 수직 동기 신호를 형성한다.
상기 수직-동기 극성 조정부는 상기 정보 해독부로부터의 제어 데이터 신호들 중에서 수직 극성 값의 제어 데이터 신호(V_pol)에 따라 상기 수직-동기 신호 형성부로부터의 수직 동기 신호의 극성을 조정한다.
상기 수직-동기 에지 조정부는 상기 정보 해독부로부터의 제어 데이터 신호들 중에서 화소-클럭 에지(edge) 값의 제어 데이터 신호(P_edg)에 따라 상기 수직-동기 극성 조정부로부터의 수직 동기 신호의 위상을 조정한다.
또한, 상기 데이터-인에이블 신호 발생부는 데이터-인에이블 신호 형성부 및 인에이블 에지 조정부를 포함할 수 있다.
상기 데이터-인에이블 신호 형성부는, 상기 정보 해독부로부터의 제어 데이터 신호들 중에서 수평 백-포치(back-porch) 값의 제어 데이터 신호(DE_Hbck), 수평 활성-영역 값의 제어 데이터 신호(DE_Hfrn), 수직 백-포치(back-porch) 값의 제어 데이터 신호(DE_Vbck), 및 수직 활성-영역 값의 제어 데이터 신호(DE_Vfrn)에 따라, 상기 클럭 발생부로부터의 화소 클럭-펄스 신호(Pix_clk)를 계수하면서 데이터 인에이블 신호를 형성한다.
상기 인에이블 에지 조정부는 상기 정보 해독부로부터의 제어 데이터 신호들 중에서 화소-클럭 에지(edge) 값의 제어 데이터 신호(P_edg)에 따라 상기 데이터-인에이블 신호 형성부로부터의 데이터 인에이블 신호의 위상을 조정한다.
본 발명의 실시예에 의하면, 단순히 주파수 배율기 및 주파수 분주기를 사용하지 않고, 사용될 비디오 신호의 형식(format)에 따라 알 수 있는 상기 해상도 정보를 이용하여 상기 타이밍 신호들을 발생시킨다.
이에 따라, 다양한 형식의 비디오 신호들에 상응하는 타이밍 신호들이 발생될 수 있고, 원하는 모든 주파수의 타이밍 신호들이 용이하게 발생될 수 있다.
도 1은 본 발명의 일 실시예에 의한 타이밍 신호 발생 장치의 구성을 보여주는 블록도이다.
도 2는 비디오 신호의 형식(format)에 따른 해상도 정보를 설명하기 위한 도면이다.
도 3은 도 1의 타이밍 신호 발생부의 내부 구성을 보여주는 블록도이다.
도 4는 도 3의 클럭 발생부의 내부 구성을 보여주는 블록도이다.
도 5는 도 3의 수평-동기 신호 형성부의 내부 구성을 보여주는 블록도이다.
도 6은 도 5의 논리 조합 회로의 동작을 설명하기 위한 타이밍도이다.
도 7은 수평-동기 에지 조정부의 동작을 설명하기 위한 타이밍도이다.
하기의 설명 및 첨부된 도면은 본 발명에 따른 동작을 이해하기 위한 것이며, 본 기술 분야의 통상의 기술자가 용이하게 구현할 수 있는 부분은 생략될 수 있다.
또한 본 명세서 및 도면은 본 발명을 제한하기 위한 목적으로 제공된 것은 아니고, 본 발명의 범위는 청구의 범위에 의하여 정해져야 한다. 본 명세서에서 사용된 용어들은 본 발명을 가장 적절하게 표현할 수 있도록 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예가 설명된다.
도 1은 본 발명의 일 실시예에 의한 타이밍 신호 발생 장치의 내부 구성을 보여준다.
도 1을 참조하면, 본 발명의 일 실시예에 의한 타이밍 신호 발생 장치는 사용될 비디오 신호(도시되지 않음)에 상응하는 타이밍 신호들로서의 수평 동기 신호(Hsync), 수직 동기 신호(Vsync), 데이터 인에이블(enable) 신호(DE), 및 화소 클럭-펄스 신호(Pix_clk)를 발생시킨다.
본 발명의 일 실시예에 의한 타이밍 신호 발생 장치는 기준 클럭 발생부(1), 해상도 정보 입력부(2), 및 타이밍 신호 발생부(3)를 포함한다.
기준 클럭 발생부(1)는 기준 주파수의 클럭 펄스 신호(Ref_clk)를 발생시킨다.
해상도 정보 입력부(2)는 사용자 등으로부터 비디오 신호의 해상도 정보를 입력받아서 해상도 정보 신호들(Res_inf)을 발생시킨다.
타이밍 신호 발생부(3)는, 해상도 정보 입력부(2)로부터의 해상도 정보 신호들(Res_inf) 및 기준 클럭 발생부(1)로부터의 클럭 펄스 신호(Ref_clk)를 사용하여, 비디오 신호의 해상도 정보에 따라 타이밍 신호들(Hsync, Vsync, DE, Pix_clk)을 발생시킨다.
상기와 같은 실시예의 타이밍 신호 발생 장치에 의하면, 단순히 주파수 배율기 및 주파수 분주기를 사용하지 않고, 사용될 비디오 신호의 형식(format)에 따라 알 수 있는 해상도 정보를 이용하여 타이밍 신호들(Hsync, Vsync, DE, Pix_clk)을 발생시킨다.
이에 따라, 다양한 형식의 비디오 신호들에 상응하는 타이밍 신호들(Hsync, Vsync, DE, Pix_clk)이 발생될 수 있고, 원하는 모든 주파수의 타이밍 신호들(Hsync, Vsync, DE, Pix_clk)이 용이하게 발생될 수 있다.
도 2는 비디오 신호의 형식(format)에 따른 해상도 정보를 설명하기 위한 도면이다.
도 2를 참조하면, 사용될 비디오 신호의 형식(format)에 따라 화소 클럭 주파수의 값((P_clk)), 수평 총 해상도의 값((H_res)), 수평-동기 펄스 폭의 값((H_wid)), 수평-동기 펄스 극성의 값((H_pol)), 화소 클럭 에지(edge)의 값((P_edg)), 수직 총 해상도의 값((V_res)), 수직-동기 펄스 폭의 값((V_wid)), 수직-동기 펄스 극성의 값((V_pol)), 수평 백-포치(back-porch)의 값((DE_Hbck)), 수평 활성 영역의 값((DE_Hfrn)), 수직 백-포치(back-porch)의 값((DE_Vbck)), 수직 활성 영역의 값((DE_Vfrn)), 수평 프론트-포치(front-porch)의 값((H_fpo)), 및 수직 프론트-포치(front-porch)의 값((V_fpo)) 등의 해상도 정보를 알 수 있다.
여기에서, 화소 클럭 에지(edge)의 값((P_edg))이란, 잘 알려져 있는 바와 같이 상승 에지 또는 하강 에지를 가리키는 값을 의미한다. 또한, 수평 활성 영역의 값((DE_Hfrn))에는 수평 백-포치(back-porch)의 값((DE_Hbck))이 추가되고, 수직 활성 영역의 값((DE_Vfrn))에는 수직 백-포치(back-porch)의 값((DE_Vbck))이 추가된다.
상기와 같은 해상도 정보에 있어서, 수평 프론트-포치(front-porch)의 값((H_fpo)), 및 수직 프론트-포치(front-porch)의 값((V_fpo))을 제외한 모든 해상도 정보가 본 발명의 실시예에 이용될 것이다.
도 3은 도 1의 타이밍 신호 발생부(3)의 내부 구성을 보여준다.
도 1 내지 3을 참조하면, 타이밍 신호 발생부(3)는 정보 해독부(31), 클럭 발생부(12), 수평-동기 신호 발생부(33), 수직-동기 신호 발생부(34), 및 데이터-인에이블 신호 발생부(35)를 포함한다.
정보 해독부(31)는 해상도 정보 입력부(2)로부터의 해상도 정보 신호들(Res_inf) 각각에 상응하는 제어 데이터 신호들을 발생시킨다.
정보 해독부(31)로부터의 제어 데이터 신호들은 화소 클럭 주파수의 제어 데이터 신호(P_clk), 수평 총 해상도의 제어 데이터 신호(H_res), 수평-동기 펄스 폭의 제어 데이터 신호(H_wid), 수평-동기 펄스 극성의 제어 데이터 신호(H_pol), 화소 클럭 에지(edge)의 제어 데이터 신호(P_edg), 수직 총 해상도의 제어 데이터 신호(V_res), 수직-동기 펄스 폭의 제어 데이터 신호(V_wid), 수직-동기 펄스 극성의 제어 데이터 신호(V_pol), 수평 백-포치(back-porch)의 제어 데이터 신호(DE_Hbck), 수평 활성 영역의 제어 데이터 신호(DE_Hfrn), 수직 백-포치(back-porch)의 제어 데이터 신호(DE_Vbck), 및 수직 활성 영역의 제어 데이터 신호(DE_Vfrn)를 포함한다.
클럭 발생부(32)는 정보 해독부(31)로부터의 제어 데이터 신호들 중에서 화소 클럭 주파수의 제어 데이터 신호(P_clk)를 입력받아 화소 클럭 주파수의 화소 클럭-펄스 신호(Pix_clk)를 발생시킨다.
수평-동기 신호 발생부(33)는 정보 해독부(31)로부터의 제어 데이터 신호들 중에서 일부(H_res, H_wid)와 클럭 발생부(32)로부터의 화소 클럭-펄스 신호(Pix_clk)를 입력받아 수평 동기 신호(Hsync)를 발생시킨다.
수직-동기 신호 발생부(34)는 정보 해독부(31)로부터의 제어 데이터 신호들 중에서 일부(V_res, Vwid)와 클럭 발생부(32)로부터의 화소 클럭-펄스 신호(Pix_clk)를 입력받아 수직 동기 신호(Vsync)를 발생시킨다.
데이터-인에이블 신호 발생부(35)는 정보 해독부(31)로부터의 제어 데이터 신호들 중에서 일부(DE_Hbck, DE_Hfrn, DE_Vbck, DE_Vfrn)와 클럭 발생부(32)로부터의 화소 클럭-펄스 신호(Pix_clk)를 입력받아 데이터 인에이블(enable) 신호를 발생시킨다.
보다 상세하게는, 수평-동기 신호 발생부(33)는 수평-동기 신호 형성부(331), 수평-동기 극성 조정부(332), 및 수평-동기 에지 조정부(333)를 포함한다.
수평-동기 신호 형성부(331)는 정보 해독부(31)로부터의 제어 데이터 신호들 중에서 수평 총 해상도 값의 제어 데이터 신호(H_res)와 수평-동기 펄스-폭 값의 제어 데이터 신호(H_wid)에 따라 클럭 발생부(32)로부터의 화소 클럭-펄스 신호(Pix_clk)를 계수(count)하면서 수평 동기 신호(Hsync_1)를 형성한다.
따라서, 다양한 형식의 비디오 신호들에 상응하는 수평 동기 신호(Hsync_1)가 발생될 수 있고, 원하는 모든 주파수의 수평 동기 신호(Hsync_1)가 용이하게 발생될 수 있다.
수평-동기 극성 조정부(332)는 정보 해독부(31)로부터의 제어 데이터 신호들 중에서 수평 극성 값의 제어 데이터 신호(H_pol)에 따라 수평-동기 신호 형성부로부터의 수평 동기 신호(Hsync_1)의 극성을 조정한다.
예를 들어, 수평-동기 신호 형성부(331)로부터의 수평 동기 신호(Hsync_1)의 극성이 수평-동기 펄스 극성의 값( 도 2의 (H_pol))과 일치할 경우, 버퍼를 경유하여 수평 동기 신호(Hsync_2)가 출력된다. 수평-동기 신호 형성부(331)로부터의 수평 동기 신호(Hsync_1)의 극성이 수평-동기 펄스 극성 값( 도 2의 (H_pol))과 일치하지 않을 경우, 반전기(inverter)를 경유하여 수평 동기 신호(Hsync_2)가 출력된다.
수평-동기 에지 조정부(333)는 정보 해독부(31)로부터의 제어 데이터 신호들 중에서 화소-클럭 에지(edge) 값의 제어 데이터 신호(P_edg)에 따라 수평-동기 극성 조정부(332)로부터의 수평 동기 신호(Hsync_1)의 위상을 조정한다. 수평-동기 에지 조정부(333)의 동작은 도 7을 참조하여 보다 상세히 설명될 것이다.
수직-동기 신호 발생부(34)는 수직-동기 신호 형성부(341), 수직-동기 극성 조정부(342), 및 수직-동기 에지 조정부(343)를 포함할 수 있다.
수직-동기 신호 형성부(341)는 정보 해독부(31)로부터의 제어 데이터 신호들 중에서 수직 총 해상도 값의 제어 데이터 신호(V_res)와 수직-동기 펄스-폭 값의 제어 데이터 신호(V_wid)에 따라 클럭 발생부(32)로부터의 화소 클럭-펄스 신호(Pix_clk)를 계수(count)하면서 수직 동기 신호를 형성한다.
따라서, 다양한 형식의 비디오 신호들에 상응하는 수직 동기 신호(Vsync_1)가 발생될 수 있고, 원하는 모든 주파수의 수직 동기 신호(Vsync_1)가 용이하게 발생될 수 있다.
수직-동기 극성 조정부(341)는 정보 해독부(31)로부터의 제어 데이터 신호들 중에서 수직 극성 값의 제어 데이터 신호(V_pol)에 따라 수직-동기 신호 형성부로부터의 수직 동기 신호(Vsync_1)의 극성을 조정한다.
예를 들어, 수직-동기 신호 형성부(341)로부터의 수직 동기 신호(Vsync_1)의 극성이 수직-동기 펄스 극성의 값( 도 2의 (V_pol))과 일치할 경우, 버퍼를 경유하여 수직 동기 신호(Vsync_2)가 출력된다. 수직-동기 신호 형성부(341)로부터의 수직 동기 신호(Hsync_1)의 극성이 수직-동기 펄스 극성의 값( 도 2의 (H_pol))과 일치하지 않을 경우, 반전기(inverter)를 경유하여 수직 동기 신호(Vsync_2)가 출력된다.
수직-동기 에지 조정부(343)는 정보 해독부(31)로부터의 제어 데이터 신호들 중에서 화소-클럭 에지(edge) 값의 제어 데이터 신호(P_edg)에 따라 수직-동기 극성 조정부로부터의 수직 동기 신호(Vsync_2)의 위상을 조정한다.
데이터-인에이블 신호 발생부(35)는 데이터-인에이블 신호 형성부(351) 및 인에이블 에지 조정부(352)를 포함한다.
데이터-인에이블 신호 형성부(351)는, 정보 해독부(31)로부터의 제어 데이터 신호들 중에서 수평 백-포치(back-porch) 값의 제어 데이터 신호(DE_Hbck), 수평 활성-영역 값의 제어 데이터 신호(DE_Hfrn), 수직 백-포치(back-porch) 값의 제어 데이터 신호(DE_Vbck), 및 수직 활성-영역 값의 제어 데이터 신호(DE_Vfrn)에 따라, 클럭 발생부(32)로부터의 화소 클럭-펄스 신호(Pix_clk)를 계수(count)하면서 데이터 인에이블 신호(DE_1)를 형성한다.
따라서, 다양한 형식의 비디오 신호들에 상응하는 데이터 인에이블 신호(DE_1)가 발생될 수 있고, 원하는 모든 주파수의 데이터 인에이블 신호(DE_1)가 용이하게 발생될 수 있다.
인에이블 에지 조정부(352)는 정보 해독부(31)로부터의 제어 데이터 신호들 중에서 화소-클럭 에지(edge) 값의 제어 데이터 신호(P_edg)에 따라 데이터-인에이블 신호 형성부(351)로부터의 데이터 인에이블 신호(DE_1)의 위상을 조정한다.
도 4는 도 3의 클럭 발생부(32)의 내부 구성을 보여준다.
도 1, 3 및 4를 참조하면, 도 3의 클럭 발생부(32)는 기준-주파수 조정부(41)와 출력-주파수 조정부(42)를 포함한다.
기준-주파수 조정부(41)로서의 PLL(Phase Locked Loop)는 기준 클럭 발생부(1)로부터의 클럭 펄스 신호(Ref_clk)의 주파수 예를 들어, 50 내지 60 메가-헤르츠(MHz)가 예를 들어, 400 내지 450 메가-헤르츠(MHz)로 상승된 클럭 펄스 신호(Ref_clk_1)를 발생시킨다.
배율기(421)와 분주기(422)를 포함한 출력-주파수 조정부(42)는, 화소 클럭 주파수의 제어 데이터 신호(P_clk)에 따라, 기준-주파수 조정부(41)로부터의 클럭 펄스 신호(Ref_clk_1)의 주파수를 배율 및 분주하여 화소 클럭 주파수의 화소 클럭-펄스 신호(Pix_clk)를 발생시킨다.
도 5는 도 3의 수평-동기 신호 형성부(331)의 내부 구성을 보여준다.
도 3 및 5를 참조하면, 수평-동기 신호 형성부(331)는 제1 카운터(51), 제2 카운터(52) 및 논리 조합 회로(53)를 포함한다.
제1 카운터(51)는 정보 해독부(31)로부터의 수평 총 해상도 값의 제어 데이터 신호(H_res)에 따라 클럭 발생부(32)로부터의 화소 클럭-펄스 신호(Pix_clk)를 계수하여 제1 리플 캐리 출력(Ripple Carry Output, RCO1)을 발생시킨다.
제2 카운터(52)는 정보 해독부(31)로부터의 수평-동기 펄스-폭 값의 제어 데이터 신호(H_wid)에 따라 클럭 발생부(32)로부터의 화소 클럭-펄스 신호(Pix_clk)를 계수하여 제2 리플 캐리 출력(RCO2)을 발생시킨다.
논리 조합 회로(53)는, 제1 카운터(51)로부터의 제1 리플 캐리 출력(RCO1)과 제2 카운터(52)로부터의 제2 리플 캐리 출력(RCO2)을 논리 조합하여, 수평 동기 신호(Hsync_1)를 형성한다.
도 6은 도 5의 논리 조합 회로(53)의 동작을 설명하기 위한 타이밍도이다.
도 5 및 6을 참조하면, 제1 카운터(51)로부터의 제1 리플 캐리 출력(RCO1)은 수평 총 해상도 값(H_res)의 펄스 폭(t1~t3)을 가진다. 또한, 제2 카운터(52)로부터의 제2 리플 캐리 출력(RCO2)은 수평-동기 펄스-폭 값(H_wid)의 펄스 폭(t1~t2)을 가진다.
논리 조합 회로(53)는, 제1 카운터(51)로부터의 제1 리플 캐리 출력(RCO1)과 제2 카운터(52)로부터의 제2 리플 캐리 출력(RCO2)을 논리 조합 예를 들어, 논리 곱(AND Logic)하여, 수평 동기 신호(Hsync_1)를 형성한다.
따라서, 다양한 형식의 비디오 신호들에 상응하는 수평 동기 신호(Hsync_1)가 발생될 수 있고, 원하는 모든 주파수의 수평 동기 신호(Hsync_1)가 용이하게 발생될 수 있다.
도 5 및 6의 수평-동기 신호 형성부(331)의 내부 구성 및 동작의 원리는 수직-동기 신호 형성부(도 3의 341) 및 데이터-인에이블 신호 형성부(351)에도 동일하게 적용된다. 따라서 그 설명이 생략된다.
도 7은 수평-동기 에지 조정부(333)의 동작을 설명하기 위한 타이밍도이다.
도 7을 참조하면, 화소-클럭 에지(edge) 값의 제어 데이터 신호(P_edg)가 화소 클럭-펄스 신호(Pix_clk)의 하강(falling) 에지를 가리킬 경우, 수평-동기 극성 조정부(332)로부터의 수평 동기 신호(Hsync_1)의 반전 시점이 화소 클럭-펄스 신호(Pix_clk)의 하강(falling) 에지에 일치되도록 수평 동기 신호(Hsync_1)의 위상이 조정된다(t1a -> t1b).
도 7의 수평-동기 에지 조정부(333)의 내부 동작의 원리는 수직-동기 에지 조정부(343) 및 인에이블 에지 조정부(352)에도 동일하게 적용된다. 따라서 그 설명이 생략된다.
이상 설명된 바와 같이, 본 발명의 실시예에 의하면, 단순히 주파수 배율기 및 주파수 분주기를 사용하지 않고, 사용될 비디오 신호의 형식(format)에 따라 알 수 있는 해상도 정보를 이용하여 타이밍 신호들을 발생시킨다.
이에 따라, 다양한 형식의 비디오 신호들에 상응하는 타이밍 신호들이 발생될 수 있고, 원하는 모든 주파수의 타이밍 신호들이 용이하게 발생될 수 있다.
이제까지 본 발명에 대하여 바람직한 실시예를 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 본 발명을 구현할 수 있음을 이해할 것이다. 그러므로 상기 개시된 실시예는 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 특허청구범위에 의해 청구된 발명 및 청구된 발명과 균등한 발명들은 본 발명에 포함된 것으로 해석되어야 한다.
비디오 신호 외의 디지털 영상 신호에도 이용될 가능성이 있다.
1: 기준 클럭 발생부, 2: 해상도 정보 입력부,
3: 타이밍 신호 발생부, (P_clk): 화소 클럭 주파수의 값,
(H_res): 수평 총 해상도의 값, (H_wid): 수평-동기 펄스 폭의 값,
(H_pol): 수평-동기 펄스 극성의 값, (P_edg): 화소 클럭 에지(edge)의 값,
(V_res): 수직 총 해상도의 값, (V_wid): 수직-동기 펄스 폭의 값,
(V_pol): 수직-동기 펄스 극성의 값,
(DE_Hbck): 수평 백-포치(back-porch)의 값,
(DE_Hfrn): 수평 활성 영역의 값,
(DE_Vbck): 수직 백-포치(back-porch)의 값,
(DE_Vfrn): 수직 활성 영역의 값,
(H_fpo): 수평 프론트-포치(front-porch)의 값,
(V_fpo): 수직 프론트-포치(front-porch)의 값,
31: 정보 해독부, 32: 클럭 발생부,
33: 수평-동기 신호 발생부, 34: 수직-동기 신호 발생부,
35: 데이터-인에이블 신호 발생부, 331: 수평-동기 신호 형성부,
332: 수평-동기 극성 조정부, 333: 수평-동기 에지 조정부,
341: 수직-동기 신호 형성부, 342: 수직-동기 극성 조정부,
343: 수직-동기 에지 조정부, 351: 데이터-인에이블 신호 형성부,
352: 인에이블 에지 조정부,
P_clk: 화소 클럭 주파수의 제어 데이터 신호,
H_res: 수평 총 해상도의 제어 데이터 신호,
H_wid: 수평-동기 펄스 폭의 제어 데이터 신호,
H_pol: 수평-동기 펄스 극성의 제어 데이터 신호,
P_edg: 화소 클럭 에지(edge)의 제어 데이터 신호,
V_res: 수직 총 해상도의 제어 데이터 신호,
V_wid: 수직-동기 펄스 폭의 제어 데이터 신호,
V_pol: 수직-동기 펄스 극성의 제어 데이터 신호,
DE_Hbck: 수평 백-포치(back-porch)의 제어 데이터 신호,
DE_Hfrn: 수평 활성 영역의 제어 데이터 신호,
DE_Vbck: 수직 백-포치(back-porch)의 제어 데이터 신호,
DE_Vfrn: 수직 활성 영역의 제어 데이터 신호,
41...기준-주파수 조정부, 42...출력-주파수 조정부.
421...배율기, 422...분주기,
51...제1 카운터, 52...제2 카운터,
53...논리 조합 회로.

Claims (5)

  1. 삭제
  2. 사용될 비디오 신호에 상응하는 타이밍 신호들을 발생시키는 타이밍 신호 발생 장치에 있어서,
    기준 주파수의 클럭 펄스 신호를 발생시키는 기준 클럭 발생부;
    상기 비디오 신호의 해상도 정보를 입력받아서 해상도 정보 신호들을 발생시키는 해상도 정보 입력부; 및
    상기 해상도 정보 입력부로부터의 해상도 정보 신호들 및 상기 기준 클럭 발생부로부터의 클럭 펄스 신호를 사용하여, 상기 비디오 신호의 해상도 정보에 따라 상기 타이밍 신호들을 발생시키는 타이밍 신호 발생부를 포함하고,
    상기 타이밍 신호 발생부가,
    상기 해상도 정보 입력부로부터의 해상도 정보 신호들 각각에 상응하는 제어 데이터 신호들을 발생시키는 정보 해독부;
    상기 정보 해독부로부터의 제어 데이터 신호들 중에서 화소 클럭 주파수의 제어 데이터 신호(P_clk)를 입력받아 상기 화소 클럭 주파수의 화소 클럭-펄스 신호(Pix_clk)를 발생시키는 클럭 발생부;
    상기 정보 해독부로부터의 제어 데이터 신호들 중에서 일부와 상기 클럭 발생부로부터의 화소 클럭-펄스 신호(Pix_clk)를 입력받아 수평 동기 신호를 발생시키는 수평-동기 신호 발생부;
    상기 정보 해독부로부터의 제어 데이터 신호들 중에서 일부와 상기 클럭 발생부로부터의 화소 클럭-펄스 신호(Pix_clk)를 입력받아 수직 동기 신호를 발생시키는 수직-동기 신호 발생부; 및
    상기 정보 해독부로부터의 제어 데이터 신호들 중에서 일부와 상기 클럭 발생부로부터의 화소 클럭-펄스 신호(Pix_clk)를 입력받아 데이터 인에이블(enable) 신호를 발생시키는 데이터-인에이블 신호 발생부를 포함한 타이밍 신호 발생 장치.
  3. 제2항에 있어서, 상기 수평-동기 신호 발생부가,
    상기 정보 해독부로부터의 제어 데이터 신호들 중에서 수평 총 해상도의 제어 데이터 신호(H_res)와 수평-동기 펄스 폭의 제어 데이터 신호(H_wid)에 따라 상기 클럭 발생부로부터의 화소 클럭-펄스 신호(Pix_clk)를 계수하면서 수평 동기 신호를 형성하는 수평-동기 신호 형성부;
    상기 정보 해독부로부터의 제어 데이터 신호들 중에서 수평-동기 펄스 극성의 제어 데이터 신호(H_pol)에 따라 상기 수평-동기 신호 형성부로부터의 수평 동기 신호의 극성을 조정하는 수평-동기 극성 조정부; 및
    상기 정보 해독부로부터의 제어 데이터 신호들 중에서 화소 클럭 에지(edge)의 제어 데이터 신호(P_edg)에 따라 상기 수평-동기 극성 조정부로부터의 수평 동기 신호의 위상을 조정하는 수평-동기 에지 조정부를 포함한 타이밍 신호 발생 장치.
  4. 제2항에 있어서, 상기 수직-동기 신호 발생부가,
    상기 정보 해독부로부터의 제어 데이터 신호들 중에서 수직 총 해상도의 제어 데이터 신호(V_res)와 수직-동기 펄스 폭의 제어 데이터 신호(V_wid)에 따라 상기 클럭 발생부로부터의 화소 클럭-펄스 신호(Pix_clk)를 계수하면서 수직 동기 신호를 형성하는 수직-동기 신호 형성부;
    상기 정보 해독부로부터의 제어 데이터 신호들 중에서 수직-동기 펄스 극성의 제어 데이터 신호(V_pol)에 따라 상기 수직-동기 신호 형성부로부터의 수직 동기 신호의 극성을 조정하는 수직-동기 극성 조정부; 및
    상기 정보 해독부로부터의 제어 데이터 신호들 중에서 화소 클럭 에지(edge)의 제어 데이터 신호(P_edg)에 따라 상기 수직-동기 극성 조정부로부터의 수직 동기 신호의 위상을 조정하는 수직-동기 에지 조정부를 포함한 타이밍 신호 발생 장치.
  5. 제2항에 있어서, 상기 데이터-인에이블 신호 발생부가,
    상기 정보 해독부로부터의 제어 데이터 신호들 중에서 수평 백-포치(back-porch)의 제어 데이터 신호(DE_Hbck), 수평 활성 영역의 제어 데이터 신호(DE_Hfrn), 수직 백-포치(back-porch)의 제어 데이터 신호(DE_Vbck), 및 수직 활성 영역의 제어 데이터 신호(DE_Vfrn)에 따라, 상기 클럭 발생부로부터의 화소 클럭-펄스 신호(Pix_clk)를 계수하면서 데이터 인에이블 신호를 형성하는 데이터-인에이블 신호 형성부; 및
    상기 정보 해독부로부터의 제어 데이터 신호들 중에서 화소 클럭 에지(edge)의 제어 데이터 신호(P_edg)에 따라 상기 데이터-인에이블 신호 형성부로부터의 데이터 인에이블 신호의 위상을 조정하는 인에이블 에지 조정부를 포함한 타이밍 신호 발생 장치.
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR890007634Y1 (ko) * 1986-10-21 1989-10-31 삼성전자주식회사 다기능 씨알티 제어용 클럭 발생회로
KR20070109003A (ko) * 2006-05-09 2007-11-15 엘지.필립스 엘시디 주식회사 액정 표시장치의 구동장치와 그 구동방법

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