KR890007634Y1

KR890007634Y1 - 다기능 씨알티 제어용 클럭 발생회로

Info

Publication number: KR890007634Y1
Application number: KR2019860016034U
Authority: KR
Inventors: 인흥환
Original assignee: 삼성전자주식회사; 한형수
Priority date: 1986-10-21
Filing date: 1986-10-21
Publication date: 1989-10-31
Also published as: KR880008418U

Abstract

내용 없음.

Description

다기능 씨알티 제어용 클럭 발생회로

제1도는 본 고안에 따른 회로도.

제2도는 본 고안에 따른 제1도의 각 부파형도.

제3도는 본 고안에 따른 저해상도 모니터(640x200)모드로의 변환에 따른 클럭발생 파형도.

제4도는 본 고안에 따른 고해상도 모니터(640x400)모드로의 변환에 따른 클럭발생 파형도.

* 도면의 주요부분에 대한 부호의 설명

N1-N3 : 인버터 JF1-JF3 : 플립플롭

NA1-NA7 : 낸드게이트 CNT : 카운터

본 고안은 씨알티(CRT : Cathode Ray Tube)의 클럭발생에 관한 것으로, 특히 임의의 클럭을 분주하여 씨알티 제어용(이하 CRTC라 칭함)클럭을 모드에 따라 선택적으로 공급하여 다기능 씨알티를 구성할 수 있도록한 다기능 씨알티 제어용 클럭발생회로에 관한 것이다.

일반적으로 CRTC는 모니터(또는 CRT)상에 캐릭터를 디스플레이할수 있도록 마이콤(MiCom)시스템에 연결되어지는 제어회로로서, 표시화면의 타이밍 제어신호 및 동기신호 발생신호나 디스플레이용 카운터(리플레시 메모리 어드레스 데이터 발생회로)신호를 발생할수 있도록 집적화 한 회로이다.

즉, CRTC자체가 마이콤에 연결되어 CRT를 마이콤의 출력신호에 따라 구동시키도록 한 것이다. 그리고 CRTC 클럭신호가 마이콤의 인터페이싱(Interfacing)목적이외에 CRT의 모든 기능의 동기를 위한 신호로 사용되는 것으로 종래 CRT시스템에서는 클럭이 시스템에 고정되어 있기 때문에 마이콤에 연결되는 CRT 및 모니터는 그 시스템에서 필요로 하는 용도에 알맞는 시스템만 연결가능하였으므로 그외의 해상도가 다른 모니터는 연결할수 없는 결점과 사용시 복잡하게 구성하여야 하는 문제점이 있었다.

따라서 본 고안은 종래의 문제점을 해결하기 위해 CRT 및 모니터의 해상도에 따라 모드를 변환시켜 알맞는 클럭신호를 임의로 선택 공급할수 있도록 하는 클럭발생회로를 제공하는데 그 목적이 있다.

본 고안의 또 다른 목적은 라인당 캐릭터수(자수)를 변환시킬수 있는 회로를 제공함에 있다.

이하 본 고안을 첨부한 도면을 참조하여 상세히 설명한다.

제1도는 본 고안에 따른 회로도로서, 기준 클럭열을 입력하여 위한 클럭입력단(10)과, 자수별 모드선택 신호를 입력하기 위한 모드선택단(20)과, 해상도별 모드선택 신호를 입력하기 위한 모드선택단(20)과, 해상도별 모드선택 신호를 입력하기 위한 모드선택단(30)과, 상기 클럭입력단(10)의 입력을 인버터(N1)에서 반전하고 모드선택단(20)의 입력을 인버터(N2)에서 반전하며 상기 인버터(N1)의 출력단을 플립플롭(JF1,JF2)의 클럭단(CK)과 낸드게이트(NA3)의 입력단에 연결하고 상기 플립플롭(JF3)의 출력단(Q)을 낸드게이트(NA3)의 입력단에 연결하며 상기 보드선택단(20)의 자수별 모드선택 신호를 인버터(N2)를 통해 낸드게이트(NA3)의 입력단에 연결하고 상기 플립플롭(JF3)의 출력단(Q)을 플립플롭(JF1)의 입력단(J)에 연결하며 상기 플립플롭(JF1)의 출력단(Q)을 플립플롭(JF3)의 입력단(J)에 연결하고 상기 플립플롭(JF1)의 출력단(Q)을 낸드게이트(NA4)의 입력단에 연결하며 상기 낸드게이트(NA3)의 출력단을 낸드게이트(NA4)의 입력단에 연결한 부분이 제1분주수단(40)이, 상기 인버터(N1)의 출력을 플립플롭(JF2)의 클럭단(CK)과 낸드게이트(NA1)의 입력에서 받고 상기 인버터(N2)의 출력을 낸드게이트(NA1, NA2)의 입력으로 받아 상기 낸드게이트(NA1)의 출력이 플립플롭(JF2)의 클리어단(CL)에 연결됨과 동시에 낸드게이트(NA2)의 입력단으로 입력하여 상기 낸드게이트(NA2)의 출력단이 플립플롭(JF2)의 프리세트단(PR)에 연결한부분이 제2분부수단(50)이며, 모드선택단(30)이 낸드게이트(NA6)의 입력단과 인버터(N3)를 통해 낸드게이트(NA5)의 입력단에 접속하고 상기 플립플롭(JF2)의 출력단(Q)을 상기 낸드게이트(NA6)의 입력단에 연결하며 상기 낸드게이트(NA4)의 출력단을 낸드게이트(NA5)의 입력단에 연결하고 상기 낸드게이트(NA5-NA6)의 출력단을 낸드게이트(NA7)의 입력단에 연결한 구성이 클럭선택수단(60)이고, 상기 클럭선택수단(60)으로 출력되는 분주클럭열을 카운트하여 캐릭터와 모니터에 따라 씨알티 제어기가 필요로 하는 각종 클럭열을 발생하는 카운터(CNT)로 구성한다.

제2도는 본 고안에 따른 제1도의 각부 동작파형도로서, (a)파형은 클럭입력단(10)으로 입력되는 기준클럭열인 42.9MHZ파형이고, (b)파형은 인버터(N1)에서 반전된(a)파형의 반전파형이며, (c)는 팡형은 플립플롭(JF1)의 입력단(J)의 입력신호이고, (d)(e)파형은 플립플롭(JF1)의 출력단(Q,Q)신호이며 (f)(g)파형은 플립플롭(JF3)의 출력단(Q,Q)신호이고, (h) 및 (i)파형은 낸드게이트(NN3)의 출력신호이며, (j)파형은 (d)파형과 함께 낸드게이트(NA4)의 출력신호이고, (k)(m)파형은 플립플롭(JF2)의 출력단(Q)신호 파형이다.

제3도는 본 고안에 따른 저해상도 모니터(600x200)모드에서 변환에 따른 출력파형도로서, (3a)파형은 제2도의 (d)파형이고, (3f)파형은 제2도의 (j)파형이며, (3b-3e)파형은 40자 모드에서 (3a)신호 입력에 다른 카운터(CNT)의 출력단(QA-QD)의 출력신호 파형이며, (3g-3j)파형은 80자 모드에서 (3f)신호 입력에 따른 카운터(CNT)의 출력단(QA-QD)의 샹태 파형이다.

제4도는 본 고안에 따른 고해상도 모니터(600x200)모드에서 변환에 따른 클럭파형도로서, (4a)파형은 제2도의 (k)파형이며, (4f)파형은 제2도의 (m)파형이고, (4b-4e)파형은 40자 모드에서 (4a)신호 입력에 다른 카운터(CNT)의 출력단(QA-QD)의 출력신호 파형이며, (4g-4j)파형은 80자 모드에서 (4f)신호 입력에 따른 카운터(CNT)의 출력단(QA-QD)의 샹태 파형이다.

따라서 본 고안의 일실시예를 상기제1-4를 참조하여 구체적으로 상세히 기술하면, 먼저 접속구서을 설명하면 클럭입력단(10)으로 입력되는 기준 클럭열인 42.9MHZ발생신호는 인버터(N1)에서 반전되어 플립플롭(JF1-JF3)로 입력되고 플립플롭(JF1)의 출력단(Q)의 출력을 플립플롭(JF3)의 입력단(J)으로 입력하며, 플립플롭(JF1)의 출력단플립(Q)의 클럭을 낸드게이트(NA4)로 입력하고 플립플롭(JF3)의 출력단(Q)을 출력을 낸드게이트(NA3)로 입력하며 낸드게이트(NA3)의 출력낸드게이트(NA4)로 입력된다.

또한 모드선택단(20)으로 입력된 신호가 인버터(N2)에서 반전되어 낸드게이트(NA1)(NA2)에 각각 입력되며 이 게이트의 각 출력이 플립플롭(JF2)의 프리세트단(PR)이나 클리어단(CL)에 입력된다.

그리고 모드선택단(30) 출력이 인버터(N3)를 지나 낸드게이트(NA4)를 출력과 같이 낸드게이트(NA5)에 입력하고, 플립플롭(JF2)의 출력단(Q)의 출력신호와 모드선택단(30)의 신호가 낸드게이트(NA6)에 입력된다. 상기 낸드게이트(NA5,NA6)의 출력이 낸드게이트(NA7)에 입력되어 이 출력을 카운터(CNT)의 클럭단(CK)으로 입력되도록 접속한다.

그리고 제1도의 작동을 구체적으로 설명하면 클럭입력단(10)으로 제2도의 (a)파형과 같이 42.9MHZ클럭신호가 입력되어 인버터(N1)에서 제2도의 (b)파형과 같이 반전된 후 플립플롭(JF1-JF3)의 클럭단(CK)과 낸드게이트(NA1,NA3)로 입력된다.

여기서 플립플롭(JF1-JF3)의 입력단(K)의 각 상태가 전원단자(VCC)으로부터 공급되는 전원에 인해 "하이"로 세트되어지며, 플립플롭(JF1,JF3)의 프리세트단(PR)과 클리어단(CL)또는 "하이"로 세트되어 있으므로 플립플롭(JF1,JF3)는 입력클럭단(CK)과 입력단(J)의 입력신호에 따라 출력이 결정되며, 또한 플립플롭(JF2)은 입력단(J, K)이 모드 "하이"상태이기 때문에 프리세트단(PR)과 클리어단(CL)의 변화나 또는 입력클럭단(CK)의 변화에 따라 출력단(Q)의 변환되어 진다.

여기서 제2도 (d)파형과 같이 플립플롭(JF3)의 입력단(J)이 "로우"일때 출력단(Q)은 "하이"이므로 이 신호가 플립플롭(JF1)의 입력단(J)에 인가되어 제2도의 (c)파형이되며, 플립플롭(JF1)의 출력단(Q,Q)은 서로 반전되어 제2도의 (d,e)파형이 출력된다.

여기서 (d)파형이 플립플롭(JF3)의 입력단(J)으로 입력되므로 제2도의 (f)파형과 같이 (b)신호의 하강에지에서 (d)의 파형이 "하이"상태를 인식하므로(f),(g)파형은 반전신호가 된다. 제2도중(c)와 (g)는 동일 신호로 플립플롭(JF3)의 출력단(Q)의 출력이다. 상기에서 발생된 파형(b,f)신호가 낸드게이트(NA3)에 입력되고 또한 플립플롭(JF1)의 출력단(Q)의 출력인(e)신호가 낸드게이트(NA4)에 입력된다. 상기 제2도의 파형(b,f)와 함께 모드입력단(20)상의 자수별 모드선택 신호를 인입하는 낸드게이트(NA3)의 출력과, 상기 낸드게이트(NA3)의 출력과 함께 플립플롭(JF1)의 출력단(Q) 출력인(e)신호를 인입하는 낸드게이트(NA4)의 출력은 모드입력단(20)상의 논리상태에 따라 출력상태가 달라진다.

이를 모드입력단(20)상의 논리상태별로 설명하면 다음과 같다.

먼저 모드입력단(20)상에 하이 논리상태의 자수별 모드선택 신호가 인가되면 즉 40자 모드를 선택하였을 시 낸드게이트(NA3)는제2도의 (h)와 같은 출력신호를 낸드게이트(NA4)에 공급하며, 이때 낸드게이트(NA4)는 제2도의 (d)와 같은 파형의 출력신호를 낸드게이트(NA5)에 공급한다.

두번째로 모드선택단(20)상에 로우논리상태의 자수별 모드선택 신호가 인가될 경우 즉, 80자 모드를 선택하였을시 낸드게이트(NA3)는 제2도의 (i)와 같은 출력신호를 낸드게이트(NA4)에 공급하고, 이때 낸드게이트(NA4)는 제2도 (j)와 같은 출력신호를 낸드게이트(NA5)에 공급한다. 결과적으로 두개의 플립플롭(JF1,JF3)및 낸드게이트(NA3,NA4)와 두개의 인버터(N1,N2)로 구성된 제1분주수단(40)은 모드선택(20)의 논리상태에 따라 40자 모드일 경우 기준클럭열인 42.9MHZ를 3분주 하고 80자 모드일 경우엔 기준 클럭열인 42.9MHZ를 1.5분주한다.

한편, 모드선택(20)으로 메인시스템(Main System)으로 부터 "하이"가 되어 플립플롭(JF2)의 프리세트단자(PR)과 클리어단(CL)은 "하이"가 (인가되어 40자 모드로 결정되어 있다고 가정할때 인버터(N2)에서 반전되어진 "로우" 낸드게이트(NA1,NA2)로 입력되어지면 각 출력이 "하이"가 된다.

이때 플립플롭(JF2)의 출력은 입력클럭(b)의 폴링에지시 마다 현재의 출력상태를 반전시킨 제2도의 (k)과 같은 출력신호를 출력단(Q)을 통해 낸드게이트(NA6)에 공급한다.

반면에 모드선택단(20)상에 메인시스템으로 부터 "로우"가 인가될때 즉 80자 모드를 선택하였을시 인버터(N2)에서 반전된 "하이"가 낸드게이트(NA1,NA2)로 공급되며, 이때 낸드게이트(NA1)의 출력은 상기인버터(N1)의 출력이 반전된 형태를 갖게되며, 낸드게이트(NA2)의 출력이 상기 낸드게이트(NA1)의 출력인 반전된 상태가 된다.

그러므로 플립플롭(JF2)의 프리세트단(PR)과 크리어단(CL)에는 서로 상반된 논리상태는 인버터(N1)의 출력인 반전된 42.9MHZ의 논리상태의 변화에 따라 서로 상반된 논리상태로 인가되며, 이에 따라 플립플롭(JF2)의 출력단(Q)을 통해 인버터(N1)의 출력신호와 동일한 제2도(m)와 같은 출력신호를 낸드게이트(NA6)에 공급한다.

결과적으로 플립플롭(JF2)과 두개의 낸드게이트(NA1,NA2) 및 인버터(N1,N2)로 이루어진 제2분수단(50)는 입력선택단(20)상의 논리상태에 따라 80자 모드일 경우 기준 클럭열인 42.9MHZ를 반전시켜 낸드게이트(NA6)에 공급하고 반대로 40자 모드일 경우엔 기준클럭열인 42.9MHZ 발생신호를 2분주하여 낸드게이트(NA6)에 공급한다.부가적으로 상기 두개의 인버터(N1,N2)에 상기 제1,2분주수단(40,50)에 공통적으로 포함되어 있는데 이는 42.9MHZ발생신호 및 자수별 모드선택 신호를 상기 제1,2분주수단(40,50)에 인가하기 위함이다.

그리고 모니터의 고, 저 해상도에 따른 선택 모드단(30)을 "하이"로 할때 고해상도 모드가 되므로 모드 선택신호가 인버터(N3)에서 반전되면 "로우"가 되어 낸드게이트(NA5)에 입력되고 반전되지 않은 "하이"신호가 낸드게이트(NA6)에 입력될때 낸드게이트(NA6)의 출력은 플립플롭(JF3)의 출력단(Q)의 출력파형으로 반전 형태로 출력된다.

그리고 낸드게이트(NA5)는 출력은 "하이"상태가 되므로 낸드게이트(NA7)출력은 제2분수단(50)의 출력인 제4도(4a)나 (4f)파형과 같이 결정되어 카운터(CNT)의 클럭입력단(CK)에 공급된다.

위와 반대로 모드선택단(30)을 "로우"로 할때 저해상도 모드가 되므로 모드선택 신호가 인버터(N3)에서 반전되며 "하이"가 되어 낸드게이트(NA5)에 입력되고 반전되지 않은 "로우" 신호가 낸드게이트(NA6)에 입력 될때 낸드게이트(NA5)의 출력은 낸드게이트(NA4)의 출력파형이 반전된 형태로 된다. 그리고 낸드게이트(NA6)의 출력은 "하이"상태가 되므로 낸드게이트(NA7)의 출력은 제1분주수단(40)의 출력 즉, 낸드게이트(NA4)의 출력파형인 제2도 (d)나(j)파형과 같이 결정되어 카운터(CNT)의 클럭입력단(CK)에 공급된다.

그러므로 인버터(N3)와 세개의 낸드게이트(NA5-NA7)로 이루어진 클럭선택수단(60)은 모드선택단(30)의 논리상태 즉 저해상모드시 제1분주수단(40)의 출력을 카운터(CNT)에 공급하고, 반대로 고해상도 모드시 제2분주수단(50)의 출력을 카운터(CNT)에 공급한다.

그리고 카운터(CNT)는 상기 클럭선택수단(60)의 출력파형에 따라 각기 다른 분주비를 갖는 클럭열을 발생하여 씨알티 제어기에 공급하는데 이를 모드별로 설명하면 다음과 같다.

모드선택단(20,30)의 논리상태가 모드 "로우"인 저헤상도 (640x200)80자모드일경우 카운터(CNT)는 클럭입력단(CK)로 인가되는 제2도(j)와 같은 제3도 (3f)파형에 의해 카운트 작동을 하여 제3도 (3g-3j)와 같은 분주클럭열을 출력단(QA-QD)을 통해 출력하며, 그리고 모드선택단(20)의 논리상태가 "하이"이고, 모드선택단(30)의 논리상태가 "로우"인 저해상도(640x200)40자 모드일경우 카운터(CNT)는 클럭입력단(CK)로 인가되는 제2도(d)와 같은 제3도 (3a)파형에 의해 카운터작동을 하여 제3도(3b-3e)와 같은 분주클럭열들을 출력단(QA-QD)을 통해 출력한다.

또한 모드선택단(20)의 논리상태가 "로우"이고, 모드선택단(30)의 논리상태가 "하이"인 고해상도(640x200)80자 모드일 경우 카운터(CNT)는 클럭입력단(CK)로 인가되는 제2도의 (m)과 같은 제4도(4f)파형에 의해 카운트작동을 하여 제4도(4g-4j)와 같은 분주클럭열들을 출력단(QA-QD)을 통해 출력한다.

모드선택단(20,30)의 논리상태가 모드 "하이"인 고해상도(640x200)40자 모드일경우 카운터(CNT)는 클럭입력단(CK)로 인가되는 제2도의 (k)과 같은 제4도(4a)파형에 의해 카운트작동을 하여 제4도(4b-4e)와 같은 분주클럭열들을 출력단(QA-QD)을 통해 출력한다.

따라서 모드선택단(20,30)의 선택(40/80자, 200/400로우)에 따라 CRT제어의 클럭을 임의로 여러가지 변경할 수 있으며 라인당 글자수도 변경할 수 있다.

상술한 바와 같이 4가지 경우의 CRTC클럭을 발생시켜 다기능의 모니터 연결이 가능하여 모니터의 해상도에 따라 한지 모니터에 국한 되지않고 모니터에 따라 CRTC클럭을 간단히 변환공급할 수 있는 장점과 라인당 캐릭터수를 용도에 따라 변환시킬수있는 이점이 있다.

Claims

씨알티 제어기의 클럭발생회로에 있어서, 기준클럭열을 입력하기 위한 클럭입력단(10)과, 자수별 모드선택 신호를 입력하기위한 모드선택단(20)과, 해상도별 모드선택 신호를 입력하기 위한 모드선택단(30)과, 상기 클럭입력단(10) 및 모드선택단(20)에 접속되어 상기 모드선택단(20)상의 논리상태에 의해 저해상도의 자수별 사용클럭에 맞도록 상기클럭입력단(10)을 통해 입력되는 기준클럭열을 다른 분주비로 분주하는 제1분주수단(40)과 상기 클럭입력단(10) 및 모드선택단(20)에 상기 제1분주수단(40)과 병렬 접속되어 상기 모드선택단(20)을 통해 입력 되는 논리상태에 따라 고해상도의 자수별 사용클럭에 맞도록 상기 클럭입력단(10)을 통해 입력되는 기준클럭열을 또 다른 분주비로 분주하는 제2분주수단(50)과, 상기 제1,2분주수단(40,50) 및 모드 선택단(30)에 접속되어 상기 모드선택단(30)으로 입력되는 논리상태에 따라 상기 제1,2분주수단(40,50)의 출력중 하나를 선택하여 출력하기 위해 세개의 낸드게이트(NA5-NA7)와 인버터(N3)로 이루어진 클럭선택수단(60)과 상기 모드선택수단(30)에 접속되어 상기 클럭선택수단(60)으로 출력되는 분주클럭열을 카운트하여 캐릭터와 모니터에 다라 씨알티 제어기가 필료로 하는 각종 클럭열을 발생하는 카운터(CNT)로 구성됨을 특징으로 하는 다기능 씨알티 제어용 클럭발생회로.
제1항에 있어서 제1분주수단(40)이 상기 클럭입력단(10)의 입력을 인버터(N1)에서 반전하고 모드선택단(20)의 입력을 인버터(N2)에서 반전하며, 상기 인버터(N1)의 출력단을 플립플롭(JF1,JF2)의 클럭단(CK)과 낸드게이트(NA3)의 입력단에 연결하고, 상기 플립플롭(JF3)의 출력단(Q)을 낸드게이트(NA3)의 입력단에 연결하며, 상기 보도선택단(20)의 자수별 모드선택 신호를 인버터(N2)를 통해 낸드게이트(NA3)의 입력단에 연결하고, 상기 플립플롭(JF3)의 출력단(Q)를 플립플롭(JF1)의 입력단(I)의 연결하며, 상기 플립플롭(JF1)이 출력단(Q)을 플립플롭(JF3)의 입력단(J)에 연결하고, 상기 플립플롭(JF1)의 출력단(Q)을 낸드게이트(NA4)의 입력단에 연결하며, 상기 낸드게이트(NA3)의 출력단을 낸드게이트(NA4)의 입력단에 연결함을 특징으로 하는 다기능 씨알티 제어용 클럭발생회로.
제1항에 있어서, 제2분주수단(50)이 상기 인버터(N1)의 출력을 플립플롭(JF2)의 클럭단(CK)과 낸드게이트(NA1)의 입력에서 받고, 상기 인버터(N2)의 출력을 낸드게이트(NA1,NA2)의 입력으로 받아 상기 낸드게이트(NA1)의 출력이 플립플롭(JF2)의 클리어단(CL)에 연결함과 동시에 낸드게이트(NA2)의 입력단으로 입력하여 상기 낸드게이트(NA2)의 출력단이 플립플롭(JF2)의 프리세트단(PR)에 연결함을 특징으로 한는 다기능 씨알티 제어용 클럭발생회로.
제1항에 있어서, 클럭선택수단(60)이 상기 모드선택단(30)이 낸드게이트(NA6)의 입력단과 인버터(N3)를 통해 낸드게이트(NA5)의 입력단에 접속하고, 상기 플립플롭(JF2)의 출력단(Q)을 상기 낸드게이트(NA6)의 입력단에 연결하며, 상기 낸드게이트(NA4)의 출력단을 낸드게이트(NA5)의 입력단에 연결하고, 상기 낸드게이트(NA5-NA6)의 출력단을 낸드게이트(NA7)의 입력단에 연결함을 특징으로 하는 다기능씨알티 제어용 클럭발생회로.