KR880003605Y1

KR880003605Y1 - 시스템클럭 변환회로

Info

Publication number: KR880003605Y1
Application number: KR2019850014475U
Authority: KR
Inventors: 박희덕
Original assignee: 삼성전자 주식회사; 정재은
Priority date: 1985-11-01
Filing date: 1985-11-01
Publication date: 1988-10-12
Also published as: KR870009063U

Abstract

내용 없음.

Description

시스템클럭 변환회로

제1도는 종래의 회로도.

제2도는 본 고안을 도시하는 회로도.

제3도는 본 고안에 따른 80컬럼시 시스템클럭 파형도(Dot Clock).

제4도는 본 고안에 따른 132컬럼시 시스템클럭 파형도(Dot Clock).

제5도는 본 고안에 따른 각 컬럼의 시스템클럭 파형도(CCLK).

제6도는 본 고안에 따른 80컬럼에서 132컬럼으로 변환시 파형도.

제7도는 본 고안에 따른 132컬럼에 80컬럼으로 변환시 파형도.

* 도면의 주요부분에 대한 부호의 설명

DF₁-DF₂: 디 플립플롭 LG₁-LG₂: 논리부

CONT : 카운터 N₁₁-N₁₅: 반전 게이트

CPU : 중앙처리장치

본 고안은 컴퓨터 시디스플레이 장치나 단말기의 화면 디스플레이 시킬 문자수에 따른 주파수 변환회로에 관한 것으로, 특히 저주파에서 고주파, 즉 80컬럼에서 132컬럼으로 변환시 시스템클릭 변환회로에 관한 것이다.

일반적으로 디스플레이 장치의 화면상에는 가로 80 세로 25문자와 가로 132 × 세로 25문자의 두가지 형태로 표시시킬 수 있다.

따라서 사용 목적상 가로문자 80컬럼에서 132컬럼으로 전환시켜 사용할때에는 시스템클럭을 선택하여 디스플레이상에 그에 따른 문자를 표시시킨다.

제1도는 종래 회로도로서 제1도중 AN₁-AN₂는 앤드(AND)게이트 OR₁-OR₃는 오아(OR)게이트, N₁-N₂는 반전게이트(NOT), CNT₁-CNT₂는 카운터(Counter),DF₁-DF₂는 디플립플롭이며, A 단자로 28.412_MHZ가 B단자에는 17.1988_MHZ가 인가되며, 단자는컬럼의 선택에 따른 제어단자이다. 따라서 사용자가 80컬럼에서 132컬럼으로 변환시켜 사용하고자 할때 이에 대한 반대레벨의 신호를 인가시키게 되는데, 이때 이 신호가 앤드게이트(AN₂)에 반대레벨의 신호로 입력되므로 17.1988_MHZ에 대한 시스템클럭은 입력도지 못하며, 한편 반전게이트(N₁)를 지나 앤드게이트(AN₁)가 동작하며 28.412_MHZ가 인가되어 오아게이트(OR₂)를 통해 도트클럭(Dot Clock)이 발생되며, 오아게이트(OR₁)를 통해 카운터(CNT₁-CNT₂)와 디플립플롭(DF₂)의 클럭으로 인가되어 132컬럼에 따른 카원터와 디플립플롭(DF₄)출력에 의해 CCLK 신호가 발생되는데 여기서 저주파에서 고주파로 (즉 80컬럼→132컬럼)으로 변환시 중앙처리장치(CPU)와CRTC(Cathode Ray Tube Controller)의 타이밍을 일치시켜야 안정된 화면을 얻을 수 있는데 그 임제치(Critical)가 적어서 주파수를 바꾸는 과정에서 화면의 불안정상태를 가져오는 불편한 점이 많았다.

따라서 본 고안은 종래의 문제점을 해결하기 위해 시스템클럭의 선택에서 주파수 선택회로에 안정화회로를 부가하여 변환시 화면이 안정화 되도록 하는데 그 목적이 있다.

이하 본 고안의 도면을 참조하여 상세히 설명한다.

제2도중 LG₁-LG₂는 논리부 (TTL 74 S51), DF₁-DF₂는 디플립플롭, N₁-N₁₅는 반전게이트, CPU는 중앙처리장치, CONT 는 카운터 OR₁₁는 오아(OR)게이트, D 는 17.19688_MHZ시스템클럭 입력단이고, E 는 28.412_MHZ시스템클럭 입력단이고, F는컬럼변환 선택신호 입력단이다.

디 플립플롭(DF₂)의 출력신호는 논리부(LG₁)로 입력되어 시스템 클럭 입력단(D, E)중의 하나의 신호를 선택적으로 출력되도록 하며, 상기 논리부(LG₁)의 출력 신호는 카운터(CONT)의 클럭단으로 입력되며이 신호가 도트 클럭이다.

카운터(CONT)의 출력신호는 문자클럭(CCLK)로서 인가됨과 동시에 디 플립플롭(DF₁)의 클럭단으로 인가되고, 디 플립플롭(DF₁)의 반전출력신호()는 다시 자신의 입력단으로 인가된다.

한편 상기 디 플립플롭(DF₂)의 출력신호는 논리부(LG₂)로 인가되어 F 단자의 입력신호 인가 상태에 따라 상기 디 플립플롭(DF₁)의 반전 출력신호(와 문자클럭(CCLK)신호중의 하나를 중앙처리장치(CPU)로 인가되도록 한다.

또한 상기 디 플립플롭(DF₁)와 반전 출신호()와 반전문자 클럭()는 오아게이트(OR₁₁)를 통하여 D 플립플롭(DF₂)의 클럭단으로 인가된다.

따라서 본 고안은 D 단자와 E 단자로 입력되는 두가지 도트 클럭 중에서 하나를 F단자의 선택신호를 이용하여 카운터(CONT)의 입력으로 인가하고 카운터(CONT)의 분주된 출력신호를 문자 클럭으로 출력하게 된다.

이때 디 플립플롭(DF₁)과 논리부 게이트(LG₂)의 구성목적은 문자 클럭(CCLK)을 이용하여 중앙처리장치(CPU)의 클럭으로 사용할 경우 F 단자의선택신호에 따라 문자 클럭(CCLK)을 그대로 사용할 것인지, 아니면 2분주후 사용할 것인지를 결정하게 된다.

또한 상기 반전 문자 클럭() 과 2분주된 문자클럭(DF₁의출력)을 오아게이트(OR₁₁)를 통하여 디 플립플롭(DF₂)의 클럭단자로 인가하는 것은의 선택이 문자클럭과 동기가 이루어져 수행되어지도록 하기 위한 것이다.

이에 따른 클럭의 변환 과정을 살펴보면,선 택문자F신호에 의해 디 플립플롭(DF₂)의 출력이 정해지면, 이 신호에 의해 논리부(LG₁)를 통하여 D 단자신호(17. 19688_MHZ)와 E 단자신호 (28. 412_MHZ)중의 하나가 선택되어 카운터(CONT)로 인가됨으로서 문자 클럭(CLOK)이 발생한다.

제3(a)도-제3(h)도는 80컬럼시 본 고안에 따른 시스템클럭 파형도로 도트클럭(Dot Clock)을 비교해서 보인예이며, 제4(a)도-제4(h)도는 132컬럼시 본 고안에 따른 시스템클럭 파형도로 도트클럭을 비교해서 보인 예이다.

제5(a)도-제5(f)도는 카운터를 통과한 후 CCLK신호에 대한 80컬럼시 시스템클럭 파형도이고, 클럭 파형도이고, 제5(b)도의 (a)-(h)는 카운터를 통과한후의 CCLK 신호에 대한 132컬럼시 시스템 클러 파형도이며, 제6(k)도-제6(q)도의 파형은 80컬럼에서 132컬럼으로 변환시 파형도이고, 제7(k)도의-제7(q)도의 파형은 132컬럼에서 80컬럼으로 변환시 파형도이다. 따라서 제2도의 본 고안 회로도를 제3도 - 제7도의 파형도와 결부시켜 설명하면 먼저 132컬럼의 동작은컬럼 변환 선택신호 입력단(F)단자를 통해 "하이"가 입력되면 클럭신호에 따라 디플립플롭(DF₂)의 Q로 "하이"가 출력되어 논리부(LG₁)의 반전케이트(N₁₁)와 앤드게이트(AN₂)에 인가되는데 반전게이트(N₁₁)에서 "로우" 로 바뀌어 앤드케이트(AN₂)에 인가되므로 입력단자(D)의 주파수는 인가되지 못하고, E단자를 통한 28. 412_MHZ주파수가 앤드게이트(AN₁₂)를 통해 노아게이트(NO₁)를 지나 28. 412_MHZ의 도트(DOT)클럭신호가 제4도의 파형처럼 발생되고 이 신호가 카운터(CONT)클럭에 입력되어 출력 QC 로, 제5(b)도의 파형처럼 문자클럭신호(CCLK)가 3. 226_MHZ(310n sec)정도 발생되며 80컬럼시의 동작은의 선택변환 F 단자에 "로우"가 인가되어 입력클럭에 의해 디플립플롭(DF₂)출력 Q 로 "로우"가 출력된다. 이때 이 신호가 앤드게이트(AN₁₂)와 반전게이트(N₁₁)에 인가되면 앤드게이트(AN₁₂)는 동작하지 못하고 이어서 단자 E 로 28. 412_MHZ주파수가 입력되지 못하므로 반전게이트(N₁₁)에 의해 반전된 "하이"신호 때문에 단자 D로 17. 19688_MHZ의 주파수가 논리부(LG₁)의 노아게이트(NO₁)를 통해 제3도의 파형처럼 도트클럭이 출력된다.

한편 이 신호는 카운터(CONT)클럭(CLK)에 인가되어 제5(a)도의 파형처럼 QC로 문자 클럭신호(CCLK)의 1. 923_MHZ의 주파수가 출력된다.

상기와 같이 F 단자에 의한 주파수 변환시 카운터(CONT)에서 출력된 CCLK호가 앤드게이트(AN₁₃)과 디플립플롭(DF₁)의 클럭단에 입력되어, 이 신호가 디플립플롭(DF₁)의로 출력되어 앤드게이트(AN₁₄)와 CCLK 신호와 F 신호가 인가된 앤드게이트(AN₁₃)의 출력이 노아게이트(NO₂)를 통해 중앙처리 장치 ₂와 ₁이 클럭을 발생시키며, 한편 디 플립플롭(DF₁)의 출력과의 신호에 의해 오아게이트(OR₁₁)에 인가되어 디 플립플롭(DF₂)에 인가되므로, 상기 발생된 CPU 의 ₁, ₂의 클럭신호와 시스템 주파수가 동시에 변하게 되므로 CPU 와 CRTC가 일치하게 된다. 즉, 제2도의 F 단자 입력이 "로우"에서 "하이"로 변화할시 시스템 클럭은 17. 19688_MHZ에서 28. 412_MHZ로 바뀌게 되며 도트클럭(Dot Clock), CCLK 도 1. 923_MHZ에서 3. 226_MHZ로 제6도의 80컬럼에서 132컬럼으로 변환시 파형처럼 되며, 또한 제2도의 F 단자 입력이 "하이"에서 "로우"로 변환시 파형처럼 나타난다.

따라서, CPU 의 ₂가 문자변환에 따라 변환되도록 LG₂와 디플립플롭(DF₂)가 동작시켜 이 출력신호가 CPU의 ₂와 오아게이트(OR₁₁)에 의해 디플립플롭(DF₁)의 클럭에 인가되어 디 플립플롭은 클럭의 입력을 제어하여 여기서 순차적으로 지연된 신호를 출력되므로 CRTC 와 CPU 타이밍에 따라변환시 선택단자가(F)의 입력이 제어되어 시스템의 안정화가 이루어진다.

상술한 바와같이 본 고안 회로는 주파수 변환에 의한 선택회로에서 호로를 간소화함과 디플립플롭 및 논리부로서 시스템 클럭의 전환을 안정화할 수 있는 이점이 있다.

Claims

두가지의 시스템 클럭을 사용하는 회로에 있어서, 두가지 시스템 클럭의 선택신호 발생을 위한 디 플립플롭(DF₂)과, 상기 디 플립플롭(DF₂)의 출력신호에 따라 두가지 시스템 클럭중의 하나를 카운터(CONT)로 입력하는 논리부(LG₁)와, 상기 카운터(CONT)의 문자 클럭(CCLK)출력신호를 2분주하는 디 플립플롭(DF₁)과, 상기디 플립플롭(DF₁)의 출력과 상기 문자클럭(CCLK)신호중의 하나를 상기 디 플립플롭(DF₂)출력신호 따라 중앙제어장치로 인가하는 논리부(LG₂)와, 상기 카운터(CONT)문자 클럭의 반전신호()와 상기 디 플립플롭(DF₁)의 출력신호를 논리합하여 상기 디 플립플롭(DF₂)의 클럭신호로 인가하는 오아게이트(OR₁₁)를 포함하여 구성되는 것을 특징으로 하는 시스템 클럭 변환회로.