JPH01231430A - Ｐｌｌロック検出回路 - Google Patents
Ｐｌｌロック検出回路Info
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- JPH01231430A JPH01231430A JP63057481A JP5748188A JPH01231430A JP H01231430 A JPH01231430 A JP H01231430A JP 63057481 A JP63057481 A JP 63057481A JP 5748188 A JP5748188 A JP 5748188A JP H01231430 A JPH01231430 A JP H01231430A
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- 238000007493 shaping process Methods 0.000 claims description 2
- 230000001360 synchronised effect Effects 0.000 abstract description 5
- 230000010354 integration Effects 0.000 abstract description 3
- 238000013016 damping Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000001052 transient effect Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/095—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using a lock detector
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S331/00—Oscillators
- Y10S331/02—Phase locked loop having lock indicating or detecting means
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＰＬＬ回路に関し、特にＰＬＬロック検出回路
に関する。
に関する。
従来、ＰＬＬ回路を構成するにあたり位相比較器には第
３図に示すシーケンシャル四シック回路を使っていた。
３図に示すシーケンシャル四シック回路を使っていた。
この位相比較器は第４図のタイムチャートに示すように
ａの入力信号がｂの入力信号に比べ周波数が低いか、ま
たは位相が遅れているならばＣ出力がその位相差に相当
する間“Ｌｏｗ”レベルどなり、このときのｄ出力は“
旧ｇｈ”レベルのままである。逆にａの入力信号がｂの
入力信号に比べて周波数が高いか、あるいは位相が進ん
でいるときは、ｄ出力がその位相差に相当する間゛Ｌｏ
ｗ”レベルとなり、Ｃ出力はこのとき“旧ｇｈ”レベル
となる。ａとｂの両方の入力信号の位相が一致したとき
Ｃとｄの出力は共に“旧ｇｈ”レベルとなる。ＰＬＬと
してはＣとｄの位相比較器の出力をチャージポンプを介
し、ローパスフィルタを通すことによりデジタル量をア
ナログ量にかえＶＣＱヘフィードバックし、ＰＬＬを構
成していた。ＰＬＬ回路では位相比較器の入力信号ａと
ｂの位相が一致している状態、即ちＰＬＬがロックして
いる状態を検出する必要がある。ロック検出の方法とし
てこの位相比較器の特性つまりＰＬＬがロックしている
ときはｃ、ｄの出力が共に“旧ｇｈ”レベルとなること
を利用して、このｃ、ｄ出力を論理的ＡＮＤ回路（ある
いはＮＡＮＤＡＮＤ回路ることによりロックした状態で
は“旧ｇｈ”（“Ｌｏｗ”）レベルを出力させロック検
出を行っていた。
ａの入力信号がｂの入力信号に比べ周波数が低いか、ま
たは位相が遅れているならばＣ出力がその位相差に相当
する間“Ｌｏｗ”レベルどなり、このときのｄ出力は“
旧ｇｈ”レベルのままである。逆にａの入力信号がｂの
入力信号に比べて周波数が高いか、あるいは位相が進ん
でいるときは、ｄ出力がその位相差に相当する間゛Ｌｏ
ｗ”レベルとなり、Ｃ出力はこのとき“旧ｇｈ”レベル
となる。ａとｂの両方の入力信号の位相が一致したとき
Ｃとｄの出力は共に“旧ｇｈ”レベルとなる。ＰＬＬと
してはＣとｄの位相比較器の出力をチャージポンプを介
し、ローパスフィルタを通すことによりデジタル量をア
ナログ量にかえＶＣＱヘフィードバックし、ＰＬＬを構
成していた。ＰＬＬ回路では位相比較器の入力信号ａと
ｂの位相が一致している状態、即ちＰＬＬがロックして
いる状態を検出する必要がある。ロック検出の方法とし
てこの位相比較器の特性つまりＰＬＬがロックしている
ときはｃ、ｄの出力が共に“旧ｇｈ”レベルとなること
を利用して、このｃ、ｄ出力を論理的ＡＮＤ回路（ある
いはＮＡＮＤＡＮＤ回路ることによりロックした状態で
は“旧ｇｈ”（“Ｌｏｗ”）レベルを出力させロック検
出を行っていた。
上述した従来のＰＬＬロック検出回路では、位相比較器
の入力の位相が一致するとすぐにロック出力を出すとい
う性質上、難点がある。つまりＰＬＬがロックしている
状態からロックが外れ再び位相を合わせようとする動作
において、被同期信号の位相が同期信号の位相を中心に
して進んだり、遅れたりなくり返しながら同期信号の位
相へ収束して行き一致する過渡特性はＰＬＬのループゲ
インとダンピング定数により設定することができ、振動
要素の固有周波数をもつ。この振動要素の固有周波数を
もつことからＰＬＬは過渡応答中において被同期信号が
同期信号の位相に収束中に位相が一致する点を通過する
為誤まったロック出力を出すという欠点があった。
の入力の位相が一致するとすぐにロック出力を出すとい
う性質上、難点がある。つまりＰＬＬがロックしている
状態からロックが外れ再び位相を合わせようとする動作
において、被同期信号の位相が同期信号の位相を中心に
して進んだり、遅れたりなくり返しながら同期信号の位
相へ収束して行き一致する過渡特性はＰＬＬのループゲ
インとダンピング定数により設定することができ、振動
要素の固有周波数をもつ。この振動要素の固有周波数を
もつことからＰＬＬは過渡応答中において被同期信号が
同期信号の位相に収束中に位相が一致する点を通過する
為誤まったロック出力を出すという欠点があった。
本発明のＰＬＬロック検出回路は、位相比較器の位相誤
差検出信号を積分回路と、波形整形回路を介して少なく
とも２段以上のＮ段よりなるカウンタ回路のリセット人
力とし、前記Ｎ段のカウンターの最終段の出力を同期検
出出力とし、前記位相比較器の基準入力信号を入力とし
、前記８段カウンターの最終段の出力により基準入力信
号出力を制御する回路をもち、前記制御回路の出力は８
段カウンタの分局入力となる回路を有している。
差検出信号を積分回路と、波形整形回路を介して少なく
とも２段以上のＮ段よりなるカウンタ回路のリセット人
力とし、前記Ｎ段のカウンターの最終段の出力を同期検
出出力とし、前記位相比較器の基準入力信号を入力とし
、前記８段カウンターの最終段の出力により基準入力信
号出力を制御する回路をもち、前記制御回路の出力は８
段カウンタの分局入力となる回路を有している。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例である。
位相比較器１は基準入力信号ａと被同期信号すを入力と
し、その２つの入力信号ａ、ｂの位相差出力信号ｃ、ｄ
は２人力の論理的ゲート回路２の入力へ接続される。前
記論理的ゲート回路２の出力ｅは抵抗及びコンデンサよ
り構成されている積分回路３の入力に接続され、前記積
分回路３の出力はシュミット回路６を介して少なくとも
２段以上よりなる８段カウンタ４のリセット入力へ接続
されている。前記８段カウンタ４の分局入力信号はカウ
ンタ分局入力制御器５の出力信号ｇより入力される。カ
ウンタ分局入力制御器５は前記位相比較器１の基準入力
信号ａを入力とし、前記８段カウンタ４のロック出力り
により出力ｇを制御している。
し、その２つの入力信号ａ、ｂの位相差出力信号ｃ、ｄ
は２人力の論理的ゲート回路２の入力へ接続される。前
記論理的ゲート回路２の出力ｅは抵抗及びコンデンサよ
り構成されている積分回路３の入力に接続され、前記積
分回路３の出力はシュミット回路６を介して少なくとも
２段以上よりなる８段カウンタ４のリセット入力へ接続
されている。前記８段カウンタ４の分局入力信号はカウ
ンタ分局入力制御器５の出力信号ｇより入力される。カ
ウンタ分局入力制御器５は前記位相比較器１の基準入力
信号ａを入力とし、前記８段カウンタ４のロック出力り
により出力ｇを制御している。
今、位相比較器ｌの入力ａ、ｂの位相が一致していた状
態から位相がずれたとする。位相比較器ｌの出力ｃ、ｄ
は入力の位相差に応じた出力を出し、この結果論理的ゲ
ート回路２の出力はＬｏｗレベルとなる。このＬｏｗレ
ベル出力は積分回路３゜シュミット回路６を介し８段カ
ウンタ４のリセット信号ｆとなる。８段カウンタはリセ
ット信号がＬｏｗレベル時にリセット状態（出力りが旧
ｇｈレベル）となるように設定さｈており、前記リセッ
ト信号ｆがＬｏｗレベルに変化した際８段カウンタ４の
出力りは旧ｇｈレベル、すなわちアンロック状態である
ことを示す。位相比較器ｌの入力ａ、ｂの位相が一致し
ない状態では８段カウンタのリセット信号によりリセッ
トがかかった状態が続く為アンロック状態を示し続ける
。ａ、ｂの位相が一致してない状態から一致した状態へ
変化したとする。
態から位相がずれたとする。位相比較器ｌの出力ｃ、ｄ
は入力の位相差に応じた出力を出し、この結果論理的ゲ
ート回路２の出力はＬｏｗレベルとなる。このＬｏｗレ
ベル出力は積分回路３゜シュミット回路６を介し８段カ
ウンタ４のリセット信号ｆとなる。８段カウンタはリセ
ット信号がＬｏｗレベル時にリセット状態（出力りが旧
ｇｈレベル）となるように設定さｈており、前記リセッ
ト信号ｆがＬｏｗレベルに変化した際８段カウンタ４の
出力りは旧ｇｈレベル、すなわちアンロック状態である
ことを示す。位相比較器ｌの入力ａ、ｂの位相が一致し
ない状態では８段カウンタのリセット信号によりリセッ
トがかかった状態が続く為アンロック状態を示し続ける
。ａ、ｂの位相が一致してない状態から一致した状態へ
変化したとする。
位相比較器ｌの出力ｃ、ｄはこの変化に応じ、論理的ゲ
ート回路２の出力ｅを旧ｇｈレベルへ変化させる。この
変化は積分回路３．シュミット回路６を介して８段カウ
ンタ４のリセット人力ｆへ伝えられ、リセット状態を解
除するが、出力ｈ（Ｌｏｃｋ出力）は旧ｇｈレベルのま
まであるのでまだＵＮＬｏｃｋであることを示している
。この状態ではカウンタ分局入力制御器５の出力は位相
比較器１の基準信号ａがそのまま出力されている。８段
カウンタ４の分局入力はカウンタ分周入力制御器５を通
して基準信号ａを入力し、この基準信号ａをカウントし
始め、カウンタの段数Ｎに応じたり四ツク数２Ｎ−１個
のクロックが入力されるまでアンロックを示し続け、２
Ｎ−１個のａのクロックが入力されると８段カウンタ４
の出力りはＬｏｗレベルとなりＬｏｃｋ状態へ移ったこ
とを示し、同時にカウンタ分周入力制御器５の出力ｇは
Ｌｏｗレベル状態となりａの信号がＮ段カウンタべ入力
されるのを阻止する。ロック状態を示すロック出力りは
８段カウンタのリセット信号が加わるまでロック出力“
Ｌｏｗ”レベルを出力する。位相比較器１０入力ａ、ｂ
の位相が一致しなくなった時はリセットをかげロック状
態からアンロック状態へ変化したことを示すことができ
る。ａ、ｂの位相が一致した状態から２Ｎ−１コａの入
力がされるまでに位相がずれた場合Ｎ段カウンタはリセ
ットがかかるので、ロック状態を示すロック出力りが“
Ｌｏｗ″であるのは、ａ、ｂの位相が、ａのクロックが
２Ｎ−１コの間ずっと位相ずれしない状態であるときの
みロック状態を示すことになる。ループがロックしてい
る状態においても位相比較器１は動作しており、基準信
号ａと基準信号ａに同期を保とうと動作している被同期
信号すとの微妙な位相誤差を検出しループフィルターを
介してＶＣＯヘフィードバックをかけてロック状態を維
持している。この結果論理的ゲート回路２の出力ｅはロ
ック状態においても、基準信号ａのタイミングで細いパ
ルスを出している。このパルスによって８段カウンタ４
のリセットを誤まってかけないように積分回路３とシュ
ミット回路６を設ける必要がある。論理ゲート回路２は
位相の一致を検出する為にあり、論理的ＡＮＤ回路又は
ＮＡＮＤＡＮＤ回路することができる。注意すべきは、
入力ａ、ｂの位相が不一致の状態で、Ｎ段カウンタ回路
４のリセットがかかるようにすることである。カウンタ
分周入力制御器５は基準信号ａを８段カウンタの分周入
力とする際に安定にロックしている状態では基準信号ａ
を８段カウンタ４へ伝えないようにし、安定なロックを
していない状態及び１度位相が一致してから安定なロッ
ク状態に移るまでの間でのみ基準信号ａを８段カウンタ
４へ伝え分周動作をさせるという働きをしている（位相
が一致していない状態ではリセットがかかる為分局はし
ない）。８段カウンタの最後の出力をロック検出出力り
とし、安定なロック状態においてこの口、り検出出力り
が′″Ｌｏｗ”レベルを出力するものとすれば、前記カ
ウンタ分周入力制御器５は論理的ＮＡＮＤＡＮＤ回路す
ることができる。
ート回路２の出力ｅを旧ｇｈレベルへ変化させる。この
変化は積分回路３．シュミット回路６を介して８段カウ
ンタ４のリセット人力ｆへ伝えられ、リセット状態を解
除するが、出力ｈ（Ｌｏｃｋ出力）は旧ｇｈレベルのま
まであるのでまだＵＮＬｏｃｋであることを示している
。この状態ではカウンタ分局入力制御器５の出力は位相
比較器１の基準信号ａがそのまま出力されている。８段
カウンタ４の分局入力はカウンタ分周入力制御器５を通
して基準信号ａを入力し、この基準信号ａをカウントし
始め、カウンタの段数Ｎに応じたり四ツク数２Ｎ−１個
のクロックが入力されるまでアンロックを示し続け、２
Ｎ−１個のａのクロックが入力されると８段カウンタ４
の出力りはＬｏｗレベルとなりＬｏｃｋ状態へ移ったこ
とを示し、同時にカウンタ分周入力制御器５の出力ｇは
Ｌｏｗレベル状態となりａの信号がＮ段カウンタべ入力
されるのを阻止する。ロック状態を示すロック出力りは
８段カウンタのリセット信号が加わるまでロック出力“
Ｌｏｗ”レベルを出力する。位相比較器１０入力ａ、ｂ
の位相が一致しなくなった時はリセットをかげロック状
態からアンロック状態へ変化したことを示すことができ
る。ａ、ｂの位相が一致した状態から２Ｎ−１コａの入
力がされるまでに位相がずれた場合Ｎ段カウンタはリセ
ットがかかるので、ロック状態を示すロック出力りが“
Ｌｏｗ″であるのは、ａ、ｂの位相が、ａのクロックが
２Ｎ−１コの間ずっと位相ずれしない状態であるときの
みロック状態を示すことになる。ループがロックしてい
る状態においても位相比較器１は動作しており、基準信
号ａと基準信号ａに同期を保とうと動作している被同期
信号すとの微妙な位相誤差を検出しループフィルターを
介してＶＣＯヘフィードバックをかけてロック状態を維
持している。この結果論理的ゲート回路２の出力ｅはロ
ック状態においても、基準信号ａのタイミングで細いパ
ルスを出している。このパルスによって８段カウンタ４
のリセットを誤まってかけないように積分回路３とシュ
ミット回路６を設ける必要がある。論理ゲート回路２は
位相の一致を検出する為にあり、論理的ＡＮＤ回路又は
ＮＡＮＤＡＮＤ回路することができる。注意すべきは、
入力ａ、ｂの位相が不一致の状態で、Ｎ段カウンタ回路
４のリセットがかかるようにすることである。カウンタ
分周入力制御器５は基準信号ａを８段カウンタの分周入
力とする際に安定にロックしている状態では基準信号ａ
を８段カウンタ４へ伝えないようにし、安定なロックを
していない状態及び１度位相が一致してから安定なロッ
ク状態に移るまでの間でのみ基準信号ａを８段カウンタ
４へ伝え分周動作をさせるという働きをしている（位相
が一致していない状態ではリセットがかかる為分局はし
ない）。８段カウンタの最後の出力をロック検出出力り
とし、安定なロック状態においてこの口、り検出出力り
が′″Ｌｏｗ”レベルを出力するものとすれば、前記カ
ウンタ分周入力制御器５は論理的ＮＡＮＤＡＮＤ回路す
ることができる。
８段カウンタ４は加算カウンタであり、段数ＮはＰＬＬ
のループゲインとダンピングにより決まる振動要素の固
有周波数を考慮する。ロック判定を行う範囲はカウンタ
ーの段数Ｎで求まり、基準信号の周波数がｆ、であれば １ ／ ｆ 、 Ｘ ２ Ｎ″″１ の時間を判定することになる。
のループゲインとダンピングにより決まる振動要素の固
有周波数を考慮する。ロック判定を行う範囲はカウンタ
ーの段数Ｎで求まり、基準信号の周波数がｆ、であれば １ ／ ｆ 、 Ｘ ２ Ｎ″″１ の時間を判定することになる。
ロック判定においてＰＬＬのロック判定における許容位
相誤差を変化させる場合は第１図における積分回路３の
抵抗と容量の値を変えることによりＰＬＬのロック判定
の基準を変化できる。これを第２図を用いて説明する。
相誤差を変化させる場合は第１図における積分回路３の
抵抗と容量の値を変えることによりＰＬＬのロック判定
の基準を変化できる。これを第２図を用いて説明する。
位相比較器の入力信号ａ、ｂの位相がずれその結果論理
的ゲート回路２の出力がｉのように出た時、積分回路３
のＲＣによるＬＰＦの出力を考える。ＲＣの時定数Ａ及
びＢの場合の波形は図の通りである（Ａ＞Ｂ）。
的ゲート回路２の出力がｉのように出た時、積分回路３
のＲＣによるＬＰＦの出力を考える。ＲＣの時定数Ａ及
びＢの場合の波形は図の通りである（Ａ＞Ｂ）。
ＬＰＦの後段のシュミット回路しきい値をＶ？とすれば
Ａの場合ＬＰＦの出力はしきい値Ｖ？まで達している為
シュミット回路の出力は変化することになる。又Ｂの場
合ＬＰＦの出力はしきい値ｖＴまで達していない為シュ
ミット回路は動作しない。つまりＲＣの時定数を大きく
すれば位相比較器の入力の位相が多少ずれてもカウンタ
４ヘリセット信号を出力せずＵＮＬｏｃｋの判定をしな
いことになり、口、り判定の許容位相誤差をＯＲの時定
数により決めることができる。
Ａの場合ＬＰＦの出力はしきい値Ｖ？まで達している為
シュミット回路の出力は変化することになる。又Ｂの場
合ＬＰＦの出力はしきい値ｖＴまで達していない為シュ
ミット回路は動作しない。つまりＲＣの時定数を大きく
すれば位相比較器の入力の位相が多少ずれてもカウンタ
４ヘリセット信号を出力せずＵＮＬｏｃｋの判定をしな
いことになり、口、り判定の許容位相誤差をＯＲの時定
数により決めることができる。
以上説明したように本発明によりＰＬＬ回路において、
誤まってロック判定することなく安定したロック状態に
おいてロック判定を行うことにより、確実なロック判定
を素早く行うことができる効果がある。
誤まってロック判定することなく安定したロック状態に
おいてロック判定を行うことにより、確実なロック判定
を素早く行うことができる効果がある。
第１図は本発明の一実施例のブロック図、第２図は第１
図で示した積分回路の・別の構成を説明する出力波形図
、第３図はシーケンシャルロジック回路による位相比較
器、第４図は第３図の位相比較器のタイミングチャート
である。 代理人 弁理士 内 原 晋 半１図
図で示した積分回路の・別の構成を説明する出力波形図
、第３図はシーケンシャルロジック回路による位相比較
器、第４図は第３図の位相比較器のタイミングチャート
である。 代理人 弁理士 内 原 晋 半１図
Claims (1)
- ＰＬＬにおいて位相比較器から得られる位相誤差検出信
号出力を積分回路と波形整形回路を介して、少なくとも
２段以上のカウンター回路のリセット入力とし、前記カ
ウンタ回路の最終段の出力を同期検出出力とし、前記位
相比較器への基準入力信号を前記カウンター回路への入
力とし、該カウンタ回路の最終段の出力により前記基準
入力信号を制御する回路を備え、前記制御回路の出力は
前記カウンタ回路の分周入力となることを特徴とするＰ
ＬＬロック検出回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63057481A JPH01231430A (ja) | 1988-03-10 | 1988-03-10 | Ｐｌｌロック検出回路 |
| US07/321,685 US4929916A (en) | 1988-03-10 | 1989-03-10 | Circuit for detecting a lock of a phase locked loop |
| EP19890302409 EP0332467A3 (en) | 1988-03-10 | 1989-03-10 | Circuit for detecting a lock of a phase locked loop |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63057481A JPH01231430A (ja) | 1988-03-10 | 1988-03-10 | Ｐｌｌロック検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01231430A true JPH01231430A (ja) | 1989-09-14 |
Family
ID=13056905
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63057481A Pending JPH01231430A (ja) | 1988-03-10 | 1988-03-10 | Ｐｌｌロック検出回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4929916A (ja) |
| EP (1) | EP0332467A3 (ja) |
| JP (1) | JPH01231430A (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2828286B2 (ja) * | 1989-11-16 | 1998-11-25 | 富士通株式会社 | Ｐｌｌのロック検出回路 |
| US5189379A (en) * | 1989-11-16 | 1993-02-23 | Fujitsu Limited | Pulse width detecting circuit and PLL synthesizer circuit using the same |
| US5164966A (en) * | 1991-03-07 | 1992-11-17 | The Grass Valley Group, Inc. | Nrz clock and data recovery system employing phase lock loop |
| US5126690A (en) * | 1991-08-08 | 1992-06-30 | International Business Machines Corporation | Phase locked loop lock detector including loss of lock and gain of lock detectors |
| US5168245A (en) * | 1991-10-30 | 1992-12-01 | International Business Machines Corporation | Monolithic digital phaselock loop circuit having an expanded pull-in range |
| US5294894A (en) * | 1992-10-02 | 1994-03-15 | Compaq Computer Corporation | Method of and apparatus for startup of a digital computer system clock |
| US5394444A (en) * | 1993-07-12 | 1995-02-28 | Motorola, Inc. | Lock detect circuit for detecting a lock condition in a phase locked loop and method therefor |
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| FI98480C (fi) * | 1993-12-23 | 1997-06-25 | Nokia Mobile Phones Ltd | Menetelmä ja järjestely silmukkasuodattimen ohjaamiseksi |
| AU1841895A (en) * | 1994-02-15 | 1995-08-29 | Rambus Inc. | Delay-locked loop |
| JPH10500260A (ja) | 1994-02-15 | 1998-01-06 | ランバス・インコーポレーテッド | 位相検出誤りが最小の位相検出器 |
| US6642746B2 (en) | 1996-01-02 | 2003-11-04 | Rambus Inc. | Phase detector with minimized phase detection error |
| US5825209A (en) * | 1997-02-27 | 1998-10-20 | Rambus Inc. | Quadrature phase detector |
| US6011412A (en) * | 1998-05-01 | 2000-01-04 | International Business Machines Corporation | Frequency shift detection circuit with selectable granularity |
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Also Published As
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| US4929916A (en) | 1990-05-29 |
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