JPH0789615B2 - 周波数シンセサイザ−回路 - Google Patents
周波数シンセサイザ−回路Info
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- JPH0789615B2 JPH0789615B2 JP61118385A JP11838586A JPH0789615B2 JP H0789615 B2 JPH0789615 B2 JP H0789615B2 JP 61118385 A JP61118385 A JP 61118385A JP 11838586 A JP11838586 A JP 11838586A JP H0789615 B2 JPH0789615 B2 JP H0789615B2
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- JP
- Japan
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- signal
- frequency synthesizer
- phase comparator
- synthesizer circuit
- input
- Prior art date
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/1806—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop the frequency divider comprising a phase accumulator generating the frequency divided signal
Description
この発明は、ディジタル的にステップ調節可能な周波数
のアナログ信号発生用の周波数シンセサイザー回路であ
って、基準信号発振器は基準信号を発生し、位相比較器
と、アナログ低減通過型フィルタと、電圧制御された発
振器（VCO）がこの順序で継続接続され、上記位相比較
器はVCOによって制御される周波数シンセサイザー回路
に関する。
のアナログ信号発生用の周波数シンセサイザー回路であ
って、基準信号発振器は基準信号を発生し、位相比較器
と、アナログ低減通過型フィルタと、電圧制御された発
振器（VCO）がこの順序で継続接続され、上記位相比較
器はVCOによって制御される周波数シンセサイザー回路
に関する。
このような周波数シンセサイザー回路は、位相同期ルー
プの形式内で広く使用されており、多くの文献（例え
ば、“Theorie und Anwendungendes Phase-Locked-Loop
s",AT-Verlag Stuttgart,1982年号、第３版、85頁乃至8
9頁、特に第79b図）に記載されている。この周波数シン
セサイザー回路は、基準周波数に対してディジタル的に
調節可能なある決まった周波数比を有する信号を発生す
る。これは、調節可能な分周回路をVCO出力と位相比較
器との間の帰還パス内に接続することによって達成され
る。 従来の周波数シンセサイザー回路の主な欠点は、周波数
を小さなステップで調節することが困難なことであり、
特に、基準周波数に対するVCOの発振周波数の比が約0.1
と10との間に位置する場合には困難である。この問題
は、分数によって分周する分周回路を使用することによ
って克服できるが、この場合には、位相ジッタの問題が
生じる。
プの形式内で広く使用されており、多くの文献（例え
ば、“Theorie und Anwendungendes Phase-Locked-Loop
s",AT-Verlag Stuttgart,1982年号、第３版、85頁乃至8
9頁、特に第79b図）に記載されている。この周波数シン
セサイザー回路は、基準周波数に対してディジタル的に
調節可能なある決まった周波数比を有する信号を発生す
る。これは、調節可能な分周回路をVCO出力と位相比較
器との間の帰還パス内に接続することによって達成され
る。 従来の周波数シンセサイザー回路の主な欠点は、周波数
を小さなステップで調節することが困難なことであり、
特に、基準周波数に対するVCOの発振周波数の比が約0.1
と10との間に位置する場合には困難である。この問題
は、分数によって分周する分周回路を使用することによ
って克服できるが、この場合には、位相ジッタの問題が
生じる。
この発明の目的は、従来の周波数シンセサイザー回路を
改良して、基準周波数がVCO周波数にできる限り接近し
て動くことができるようにすると共に、周波数調整のス
テップをVCO周波数に関連して非常に小さくできるよう
にして、信号周波数が水晶発振器の正確度を有するよう
にすると共に、広い周波数範囲内で調節可能にすること
である。この結果、この周波数シンセサイザー回路は集
積化に適し、ラジオセット、テレビセット、および音声
装置の周波数シンセサイザーシステムに使用できるよう
になる。
改良して、基準周波数がVCO周波数にできる限り接近し
て動くことができるようにすると共に、周波数調整のス
テップをVCO周波数に関連して非常に小さくできるよう
にして、信号周波数が水晶発振器の正確度を有するよう
にすると共に、広い周波数範囲内で調節可能にすること
である。この結果、この周波数シンセサイザー回路は集
積化に適し、ラジオセット、テレビセット、および音声
装置の周波数シンセサイザーシステムに使用できるよう
になる。
この発明による周波数シンセサイザー回路においては、
位相同期ループがアナログ信号の発生のために使用され
るものであって、この回路には、位相比較器と、基準信
号発振器と、アナログ低域通過型フィルタと、電圧制御
発振器（VCO）とが設けられている。このVCOの出力はア
ナログ信号である。位相比較器はディジタル回路であ
り、この位相比較器には、比較されるべき２つの位相が
ディジタル信号として供給される。この位相信号の一方
は、基準信号発振器の位相を表わす信号であり、他方の
位相信号は、累算器から送られてくるものである。この
累算器は、VCOによってクロック動作され、各クロック
パルスの受信毎に、調節可能な数値を累算するものであ
る。この累算内容は、第２の位相信号として位相比較器
に供給される。位相同期ループは、VCO周波数が供給さ
れる累算器のサイクル周波数に同期する。このサイクル
周波数は数値によって調節可能なものである。したがっ
て、この位相同期ループがアナログ信号の周波数を決定
する。
位相同期ループがアナログ信号の発生のために使用され
るものであって、この回路には、位相比較器と、基準信
号発振器と、アナログ低域通過型フィルタと、電圧制御
発振器（VCO）とが設けられている。このVCOの出力はア
ナログ信号である。位相比較器はディジタル回路であ
り、この位相比較器には、比較されるべき２つの位相が
ディジタル信号として供給される。この位相信号の一方
は、基準信号発振器の位相を表わす信号であり、他方の
位相信号は、累算器から送られてくるものである。この
累算器は、VCOによってクロック動作され、各クロック
パルスの受信毎に、調節可能な数値を累算するものであ
る。この累算内容は、第２の位相信号として位相比較器
に供給される。位相同期ループは、VCO周波数が供給さ
れる累算器のサイクル周波数に同期する。このサイクル
周波数は数値によって調節可能なものである。したがっ
て、この位相同期ループがアナログ信号の周波数を決定
する。
第１図においては、電圧制御発振器（以下VCOという）v
oの出力信号すなわち信号fsは、別のサブ回路の他に、
累算器acおよびディジタル位相比較器dpの各クロック入
力に供給されている。累算器acのデータ入力には周波数
を決定する数値ｄが供給され、またこの累算器acの出力
はディジタル位相比較器dpの第１の入力に接続されてい
る。このディジタル位相比較器dpの第２の入力には、水
晶発振器を安定化した基準信号発振器roの位相に対応し
たディジタル信号すなわち基準位相rpが供給されてい
る。ディジタル位相比較器dpのディジタル出力、例えば
２進出力信号は、アナログ低域通過型フィルタtpに供給
され、このアナログ低域通過型フィルタtpの出力はVCOv
oの制御入力に供給される。 この発明の目的は、累算器acを伴った位相同期ループを
付加することにより達成される。この累算器acは、VCO
信号によってクロックされ、各クロックパルスの発生毎
に、そのデータ入力に供給される数値ｄを累算する。す
なわち前の累算結果にこの数値ｄを加算する。各累算内
容は、ディジタル発振器の一定の割合での位相の増加と
して出力される。この位相は、ディジタル位相比較器dp
において、基準信号発振器roのディジタル符号化された
位相と比較される。このディジタル発振器の位相が基準
信号発振器roの位相よりも進んでいるか遅れているかに
基づいて、位相比較器dpは、ディジタル例えば２進の制
御信号を出力する。この制御信号は、アナログ低域通過
型フィルタtpに供給されて平滑化され、VCOvoのアナロ
グ制御入力に供給される。 基準信号発振器roからディジタル符号化された位相を発
生するために、基準信号発振器roには、等時間間隔に配
置されたタップを有する可変遅延装置、または各遅延素
子がタップを有した可変遅延線を備えることが可能であ
る。これらのタップの瞬間の状態は、基準信号発振器ro
の瞬間の位相を表わす。 可変遅延装置は、例えば、制御可能な電流によって電荷
が変化されるコンデンサを備えることが可能である。電
荷転送パスに沿った電圧比較器は、等時間間隔のタップ
を与えている。電荷の転送期間は、基準信号の周期に同
期している。この電荷転送パスが、弛緩発振器のよう
に、VCOの時間を決定すれば、同期の必要性は除去され
る。 可変遅延線は、例えばクロック動作されないインバータ
の縦続接続、インバータ群、または縦続接続された２つ
の隣接する素子間の接続点毎に電圧タップを有した遅延
導入信号伝送ステージであることが可能である。縦続接
続された素子の調節可能なスイッチング遅延の手段によ
って、全体の遅延は基準信号の周期に同期する。もし、
可変遅延線がリング発振器であるVCOvoとして使用され
るならば、このような同期の必要性は除去される。 リングを形成するように接続された可変遅延線の一例
は、第２図のブロック図に示されている。第２図は、２
重インバータｉによってそれぞれ形成された15個の非反
転遅延素子の縦続接続を示すものであって、各２重イン
バータｉの出力は次の２重インバータｉの入力に接続さ
れている。また、この各接続点は外部への電圧タップの
形成のために分岐されている。これらの電圧タップの他
に、第１の２重インバータｉの入力と最後の２重インバ
ータｉの出力においても外部との接続のための電圧タッ
プが接続されている。これらの電圧タップには、入力側
からそれぞれ０から15までの参照番号が付記されてい
る。５入力のNANDゲートndの５つの入力には、タップ
５、６、７、８および９が接続されており、またこのNA
NDゲートndの出力は第１の２重インバータｉの入力に接
続されている。 ５つの信号タップ５乃至９はNANDゲートndを介して縦続
接続された２重インバータの入力に接続されているの
で、２、３周期後に、入力状態とは無関係に、信号タッ
プ０乃至15に安定した循環信号パターンが出力される。
11個のハイレベル状態のブロックと５個のローレベル状
態のブロックは、信号タップ０乃至15を循環する。その
周期は、２重インバータｉのスイッチング遅延によって
制御することができる。 上記したことを２、３の数値列をあけで説明する。累算
器acが24個のステージを有する２進カウンタであって2
24HZ（約17MHz）の速さでクロック動作され、入力の値
がｄ＝１であるならば、累算器acは１秒間で飽和する。
したがって累算器acのサイクル周波数は1Hzとなる。ｄ
＝２である場合には、そのサイクル周波数は2Hzに増加
し、ｄ＝222の場合には、サイクル周波数は222＝4.1998
04Hzに増加する。これらのサイクル周波数は、信号fsの
周波数でもあり、1Hzの確度を有している。 累算器acの24ビット全てをディジタル位相比較器dpに供
給する必要はない。特に、基準位相rpが16個の電圧タッ
プだけから取出される場合には必要とされない。位相比
較のためには、累算器acの上位４ビットで充分である。
この場合の位相比較におけるディジタルな不確実性は、
１周期当り±1/32となるが、これは、次段の低域通過型
フィルタの平滑動作によって信号fsに影響を与えない。 したがって、累算器acのサイクル周波数と、このサイク
ル周波数と比較される基準信号発振器roの周波数とは同
一となる。このため、２つの周波数は、通常の周波数シ
ンセサイザーシステムよりも接近する。このことは利点
である。なぜなら、信号fsの同期が近接した時間間隔で
実行されるからである。位相が互いに離れることがある
フリーランニング間隔は、２、３周期だけであり、非常
に短い間隔である。 もう一つの特徴は、信号周波数の増分をその信号の周波
数に比べて非常に小さくできることであって、例えばこ
の例においては、これは、16.8MHzの信号周波数に対し
て1Hzとなる。そのダイナミック周波数レンジは、その
信号周波数の少なくとも±30％である。周波数シンセサ
イザーにおける基準信号発振器は安定化された水晶発振
器として設計されるので、信号fsの絶対周波数は高い正
確度で一定に維持される。 その他の特徴は、この発明による周波数シンセサイザー
回路が集積化に非常に適していることによって、例え
ば、ディジタル信号処理回路を備えたカラーテレビ受像
機用のクロック発振器として家電製品内に使用できるこ
とである。この場合、周波数シンセサイザー回路は、安
定化された水晶クロック信号を発生するために使用され
る。このクロック信号の周波数は、色度副搬送波周波数
の４倍であり、受像されたカラーバーストの周波数およ
び位相に同期する。PAL,NTSC,またはSECAMの色度副搬送
波周波数での複数の標準的な動作に対しては、この周波
数シンセサイザー回路１つで充分であり、これまで使用
されていた水晶発振器回路に代わり、有利に使用するこ
とができる。
oの出力信号すなわち信号fsは、別のサブ回路の他に、
累算器acおよびディジタル位相比較器dpの各クロック入
力に供給されている。累算器acのデータ入力には周波数
を決定する数値ｄが供給され、またこの累算器acの出力
はディジタル位相比較器dpの第１の入力に接続されてい
る。このディジタル位相比較器dpの第２の入力には、水
晶発振器を安定化した基準信号発振器roの位相に対応し
たディジタル信号すなわち基準位相rpが供給されてい
る。ディジタル位相比較器dpのディジタル出力、例えば
２進出力信号は、アナログ低域通過型フィルタtpに供給
され、このアナログ低域通過型フィルタtpの出力はVCOv
oの制御入力に供給される。 この発明の目的は、累算器acを伴った位相同期ループを
付加することにより達成される。この累算器acは、VCO
信号によってクロックされ、各クロックパルスの発生毎
に、そのデータ入力に供給される数値ｄを累算する。す
なわち前の累算結果にこの数値ｄを加算する。各累算内
容は、ディジタル発振器の一定の割合での位相の増加と
して出力される。この位相は、ディジタル位相比較器dp
において、基準信号発振器roのディジタル符号化された
位相と比較される。このディジタル発振器の位相が基準
信号発振器roの位相よりも進んでいるか遅れているかに
基づいて、位相比較器dpは、ディジタル例えば２進の制
御信号を出力する。この制御信号は、アナログ低域通過
型フィルタtpに供給されて平滑化され、VCOvoのアナロ
グ制御入力に供給される。 基準信号発振器roからディジタル符号化された位相を発
生するために、基準信号発振器roには、等時間間隔に配
置されたタップを有する可変遅延装置、または各遅延素
子がタップを有した可変遅延線を備えることが可能であ
る。これらのタップの瞬間の状態は、基準信号発振器ro
の瞬間の位相を表わす。 可変遅延装置は、例えば、制御可能な電流によって電荷
が変化されるコンデンサを備えることが可能である。電
荷転送パスに沿った電圧比較器は、等時間間隔のタップ
を与えている。電荷の転送期間は、基準信号の周期に同
期している。この電荷転送パスが、弛緩発振器のよう
に、VCOの時間を決定すれば、同期の必要性は除去され
る。 可変遅延線は、例えばクロック動作されないインバータ
の縦続接続、インバータ群、または縦続接続された２つ
の隣接する素子間の接続点毎に電圧タップを有した遅延
導入信号伝送ステージであることが可能である。縦続接
続された素子の調節可能なスイッチング遅延の手段によ
って、全体の遅延は基準信号の周期に同期する。もし、
可変遅延線がリング発振器であるVCOvoとして使用され
るならば、このような同期の必要性は除去される。 リングを形成するように接続された可変遅延線の一例
は、第２図のブロック図に示されている。第２図は、２
重インバータｉによってそれぞれ形成された15個の非反
転遅延素子の縦続接続を示すものであって、各２重イン
バータｉの出力は次の２重インバータｉの入力に接続さ
れている。また、この各接続点は外部への電圧タップの
形成のために分岐されている。これらの電圧タップの他
に、第１の２重インバータｉの入力と最後の２重インバ
ータｉの出力においても外部との接続のための電圧タッ
プが接続されている。これらの電圧タップには、入力側
からそれぞれ０から15までの参照番号が付記されてい
る。５入力のNANDゲートndの５つの入力には、タップ
５、６、７、８および９が接続されており、またこのNA
NDゲートndの出力は第１の２重インバータｉの入力に接
続されている。 ５つの信号タップ５乃至９はNANDゲートndを介して縦続
接続された２重インバータの入力に接続されているの
で、２、３周期後に、入力状態とは無関係に、信号タッ
プ０乃至15に安定した循環信号パターンが出力される。
11個のハイレベル状態のブロックと５個のローレベル状
態のブロックは、信号タップ０乃至15を循環する。その
周期は、２重インバータｉのスイッチング遅延によって
制御することができる。 上記したことを２、３の数値列をあけで説明する。累算
器acが24個のステージを有する２進カウンタであって2
24HZ（約17MHz）の速さでクロック動作され、入力の値
がｄ＝１であるならば、累算器acは１秒間で飽和する。
したがって累算器acのサイクル周波数は1Hzとなる。ｄ
＝２である場合には、そのサイクル周波数は2Hzに増加
し、ｄ＝222の場合には、サイクル周波数は222＝4.1998
04Hzに増加する。これらのサイクル周波数は、信号fsの
周波数でもあり、1Hzの確度を有している。 累算器acの24ビット全てをディジタル位相比較器dpに供
給する必要はない。特に、基準位相rpが16個の電圧タッ
プだけから取出される場合には必要とされない。位相比
較のためには、累算器acの上位４ビットで充分である。
この場合の位相比較におけるディジタルな不確実性は、
１周期当り±1/32となるが、これは、次段の低域通過型
フィルタの平滑動作によって信号fsに影響を与えない。 したがって、累算器acのサイクル周波数と、このサイク
ル周波数と比較される基準信号発振器roの周波数とは同
一となる。このため、２つの周波数は、通常の周波数シ
ンセサイザーシステムよりも接近する。このことは利点
である。なぜなら、信号fsの同期が近接した時間間隔で
実行されるからである。位相が互いに離れることがある
フリーランニング間隔は、２、３周期だけであり、非常
に短い間隔である。 もう一つの特徴は、信号周波数の増分をその信号の周波
数に比べて非常に小さくできることであって、例えばこ
の例においては、これは、16.8MHzの信号周波数に対し
て1Hzとなる。そのダイナミック周波数レンジは、その
信号周波数の少なくとも±30％である。周波数シンセサ
イザーにおける基準信号発振器は安定化された水晶発振
器として設計されるので、信号fsの絶対周波数は高い正
確度で一定に維持される。 その他の特徴は、この発明による周波数シンセサイザー
回路が集積化に非常に適していることによって、例え
ば、ディジタル信号処理回路を備えたカラーテレビ受像
機用のクロック発振器として家電製品内に使用できるこ
とである。この場合、周波数シンセサイザー回路は、安
定化された水晶クロック信号を発生するために使用され
る。このクロック信号の周波数は、色度副搬送波周波数
の４倍であり、受像されたカラーバーストの周波数およ
び位相に同期する。PAL,NTSC,またはSECAMの色度副搬送
波周波数での複数の標準的な動作に対しては、この周波
数シンセサイザー回路１つで充分であり、これまで使用
されていた水晶発振器回路に代わり、有利に使用するこ
とができる。
第１図はこの発明による一実施例を示すブロック図、第
２図はリングを形成するように接続された可変遅延線の
一実施例を示すブロック図である。 ro……基準信号発振器、ac……累算器、dp……ディジタ
ル位相比較器、vo……電圧制御発振器、tp……アナログ
低域通過型フィルタ、nd……NANDゲート。
２図はリングを形成するように接続された可変遅延線の
一実施例を示すブロック図である。 ro……基準信号発振器、ac……累算器、dp……ディジタ
ル位相比較器、vo……電圧制御発振器、tp……アナログ
低域通過型フィルタ、nd……NANDゲート。
Claims (7)
- 【請求項１】基準信号（fr）を発生する基準信号発振器
（ro）と、位相比較器（dp）と、アナログ低域通過型フ
ィルタ（tp）と、電圧制御発振器（vo）とがこの順序で
縦続接続されていて、位相比較器が電圧制御発振器（v
o）により制御され、周波数をデジタル式に段階的に調
節することの可能なアナログ信号（fs）を発生する周波
数シンセサイザー回路において、 位相比較器（dp）が、デジタル信号を受信する入力を２
つ有していて出力信号がデジタルであるデジタル回路で
あり、 アナログ信号（fs）が位相比較器（dp）のクロック入力
と、出力が位相比較器（dp）の第１の入力に接続されて
いるデジタル累算器（ac）とに印加され、 アナログ信号（fs）の周波数を決定する数値（ｄ）がデ
ジタル累算器（ac）の入力に印加され、 基準信号発振器（ro）が基準信号（fr）の位相を表すデ
ータ信号である基準位相（rp）を位相比較器（dp）の第
２の入力に印加することを特徴とする周波数シンセサイ
ザー回路。 - 【請求項２】基準信号発振器（ro）が等時間間隔で設け
られた複数のタップを有する可変遅延装置、即ち、位相
比較器（dp）の第２の入力に接続されている複数の信号
タップが複数の遅延素子の少なくとも一部に設けられて
いる可変遅延線であることを特徴とする特許請求の範囲
第１項記載の周波数シンセサイザー回路。 - 【請求項３】可変遅延線はリングを形成するように接続
されていることを特徴とする特許請求の範囲第２項記載
の周波数シンセサイザー回路。 - 【請求項４】可変遅延装置、即ち、可変遅延線が個々の
タップから得られる信号の全体的な遅延を基準信号（f
r）の周期で調整する自動制御システムの一部を形成し
ていることを特徴とする特許請求の範囲第２項記載の周
波数シンセサイザー回路。 - 【請求項５】デジタル累算器（ac）の出力信号の最上位
ビットだけが位相比較器（dp）に供給されることを特徴
とする特許請求の範囲第１項ないし第４項のいずれか１
項記載の周波数シンセサイザー回路。 - 【請求項６】可変遅延装置、即ち、可変遅延線はタップ
が位相比較器（dp）に並列に接続されていて、この並列
に接続されている線の数はデジタル累算器（ac）の最上
位ビットにより決まる信号の状態の数に等しいことを特
徴とする特許請求の範囲第２項ないし第５項のいずれか
１項記載の周波数シンセサイザー回路。 - 【請求項７】リングを形成するように接続されている可
変遅延線がリング発振器であり、 縦続接続された15個のクロック動作されない２重インバ
ータ（ｉ）のスイッチング遅延が調節可能であり、 タップは隣接し合う２個の２重インバータの間と、最初
の２重インバータの入力と、最後の２重インバータの出
力とに接続されていて、 ５番目ないし９番目の２重インバータ（ｉ）の出力に設
けられているタップ（５…９）に５つの入力が接続され
ていて、出力が最初の２重インバータ（ｉ）の入力に供
給される５入力NANDゲートを有していて、 16個の電圧タップに得られる個々の信号が基準位相（r
p）のための16本の並列線の個々の制御信号であること
を特徴とする特許請求の範囲第３項ないし第６項のいず
れか１項記載の周波数シンセサイザー回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP85106351.1 | 1985-05-23 | ||
| EP85106351A EP0203208B1 (de) | 1985-05-23 | 1985-05-23 | Frequenzsyntheseschaltung zur Erzeugung eines analogen Signals mit digital in Stufen einstellbarer Frequenz |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6267660A Division JP2515091B2 (ja) | 1985-05-23 | 1994-10-31 | 周波数シンセサイザ―回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61273016A JPS61273016A (ja) | 1986-12-03 |
| JPH0789615B2 true JPH0789615B2 (ja) | 1995-09-27 |
Family
ID=8193518
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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