JPH07170182A - 周波数シンセサイザー回路 - Google Patents

周波数シンセサイザー回路

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JPH07170182A
JPH07170182A JP6267660A JP26766094A JPH07170182A JP H07170182 A JPH07170182 A JP H07170182A JP 6267660 A JP6267660 A JP 6267660A JP 26766094 A JP26766094 A JP 26766094A JP H07170182 A JPH07170182 A JP H07170182A
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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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Abstract

(57)【要約】 【目的】集積化に適し、ラジオ、テレビ、および音声装
置の周波数シンセサイザーシステムに使用できる周波数
シンセサイザー回路を提供すること。 【構成】基準信号を発生する基準信号発振器と、位相比
較器と、アナログ低域通過型フィルタと、電圧制御発振
器とがこの順序で縦続接続されていて、位相比較器が電
圧制御発振器により制御され、周波数をデジタル式に段
階的に調節することの可能なアナログ信号を発生する周
波数シンセサイザー回路。位相比較器は、デジタル信号
を受信する入力を２つ有しているデジタル回路である。
基準信号は位相比較器のクロック入力と、出力が位相比
較器の第１の入力に接続されているデジタル累算器とに
印加される。アナログ信号の周波数を決定する数値がデ
ジタル累算器の入力に印加される。電圧制御発振器はア
ナログ信号を出力すると共に、アナログ信号の位相を示
すデータ信号を位相比較器の第２の入力に供給する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、ディジタル的にステ
ップ調節可能な周波数のアナログ信号発生用の周波数シ
ンセサイザー回路であって、基準信号発振器は基準信号
を発生し、位相比較器と、アナログ低域通過型フィルタ
と、電圧制御された発振器（ＶＣＯ）がこの順序で継続
接続され、上記位相比較器はＶＣＯによって制御される
周波数シンセサイザー回路に関する。
【０００２】
【従来の技術】このような周波数シンセサイザー回路
は、位相同期ループの形式内で広く使用されており、多
くの文献（例えば、“Ｔｈｅｏｒｉｅ ｕｎｄ Ａｎｗ
ｅｎｄｕｎｇｅｎｄｅｓ Ｐｈａｓｅ−Ｌｏｃｋｅｄ−
Ｌｏｏｐｓ”， ＡＴ−Ｖｅｒｌａｇ Ｓｔｕｔｔｇａ
ｒｔ，１９８２年号、第３版、８５頁乃至８９頁、特に
第７９ｂ図）に記載されている。この周波数シンセサイ
ザー回路は、基準周波数に対してディジタル的に調節可
能なある決まった周波数比を有する信号を発生する。こ
れは、調節可能な分周回路をＶＣＯ出力と位相比較器と
の間の帰還パス内に接続することによって達成される。
【０００３】従来の周波数シンセサイザー回路の主な欠
点は、周波数を小さなステップで調節することが困難な
ことであり、特に、基準周波数に対するＶＣＯの発振周
波数の比が約０．１と１０との間に位置する場合には困
難である。この問題は、分数によって分周する分周回路
を使用することによって克服できるが、この場合には、
位相ジッタの問題が生じる。
【０００４】
【発明が解決しようとする課題】この発明の目的は、従
来の周波数シンセサイザー回路を改良して、基準周波数
がＶＣＯ周波数にできる限り接近して動くことができる
ようにすると共に、周波数調整のステップをＶＣＯ周波
数に関連して非常に小さくできるようにして、信号周波
数が水晶発振器の正確度を有するようにすると共に、広
い周波数範囲内で調節可能にすることである。この結
果、この周波数シンセサイザー回路は集積化に適し、ラ
ジオセット、テレビセット、および音声装置の周波数シ
ンセサイザーシステムに使用できるようになる。
【０００５】
【課題を解決するための手段】この発明による周波数シ
ンセサイザー回路においては、位相同期ループがアナロ
グ信号の発生のために使用されるものであって、この回
路には、位相比較器と、基準信号発振器と、アナログ低
域通過型フィルタと、電圧制御発振器（ＶＣＯ）とが設
けられている。このＶＣＯの出力はアナログ信号であ
る。位相比較器はディジタル回路であり、この位相比較
器には、比較されるべき２つの位相がディジタル信号と
して供給される。この位相信号の一方は、電圧制御発信
器からのアナログ信号（ｆｓ）の位相を示すデータ信号
であり、他方の位相信号は、累算器から送られてくるも
のである。この累算器は、基準信号発振器によってクロ
ック動作され、各クロックパルスの受信毎に、調節可能
な数値を累算するものである。この累算内容は、第２の
位相信号として位相比較器に供給される。位相同期ルー
プは、基準信号周波数が供給される累算器のサイクル周
波数に同期する。このサイクル周波数は数値によって調
節可能なものである。したがって、この位相同期ループ
がアナログ信号の周波数を決定する。
【０００６】
【実施例】図１において、水晶発振器を安定化した基準
信号発振器ｒｏは、その出力である基準信号ｆｒを累算
器ａｃおよび位相比較器ｄｐの各クロック入力に出力す
る。累算器ａｃのデータ入力には、周波数を決定する数
値ｄが供給されている。この累算器ａｃの出力信号は、
ディジタル位相比較器ｄｐの第１の入力に供給される。
このディジタル位相比較器ｄｐのディジタル出力、例え
ば２進出力信号は、アナログ低域通過型フィルタｔｐの
入力に供給され、このアナログ低域通過型フィルタｔｐ
の出力は、電圧制御発振器（以下ＶＣＯという）ｖｏの
制御入力に接続されている。このＶＣＯｖｏからのデー
タ信号ｖｐはＶＣＯｖｏの位相を示すものであって、こ
れは位相比較器ｄｐの第２の入力に供給される。ＶＣＯ
ｖｏの出力信号ｆｓは連続した信号であり、この出力信
号ｆｓは別のサブ回路に供給される。
【０００７】この発明の目的は、累算器ａｃを伴った位
相同期ループを付加することにより達成される。この累
算器ａｃは、基準信号によってクロックされ、各クロッ
クパルスの発生毎に、そのデータ入力に供給される数値
ｄを累算する。すなわち前の累算結果にこの数値ｄを加
算する。各累算内容は、ディジタル発振器の一定の割合
での位相の増加として出力される。この位相は、ディジ
タル位相比較器ｄｐにおいて、ＶＣＯｖｏのディジタル
符号化された位相と比較される。このディジタル発振器
の位相がＶＣＯｖｏの位相よりも進んでいるか遅れてい
るかに基づいて、位相比較器ｄｐは、ディジタル例えば
２進の制御信号を出力する。この制御信号は、アナログ
低域通過型フィルタｔｐに供給されて平滑化され、ＶＣ
Ｏｖｏのアナログ制御入力に供給される。
【０００８】ＶＣＯｖｏからディジタル符号化された位
相を発生するために、ＶＣＯｖｏには、等時間間隔に配
置されたタップを有する可変遅延装置、または各遅延素
子がタップを有した可変遅延線を備えることが可能であ
る。これらのタップの瞬間の状態は、ＶＣＯｖｏの瞬間
の位相を表わす。
【０００９】可変遅延装置は、例えば、制御可能な電流
によって電荷が変化されるコンデンサを備えることが可
能である。電荷転送パスに沿った電圧比較器は、等時間
間隔のタップを与えている。電荷の転送期間は、ＶＣＯ
信号の周期に同期している。この電荷転送パスが、弛緩
発振器のように、ＶＣＯの時間を決定すれば、同期の必
要性は除去される。
【００１０】可変遅延線は、例えばクロック動作されな
いインバータの縦続接続、インバータ群、または縦続接
続された２つの隣接する素子間の接続点毎に電圧タップ
を有した遅延導入信号伝送ステージであることが可能で
ある。縦続接続された素子の調節可能なスイッチング遅
延の手段によって、全体の遅延はＶＣＯの周期に同期す
る。もし、可変遅延線がリング発振器であるＶＣＯｖｏ
として使用されるならば、このような同期の必要性は除
去される。
【００１１】リングを形成するように接続された可変遅
延線の一例は、図２のブロック図に示されている。図２
は、２重インバータｉによってそれぞれ形成された１５
個の非反転遅延素子の縦続接続を示すものであって、各
２重インバータｉの出力は次の２重インバータｉの入力
に接続されている。また、この各接続点は外部への電圧
タップの形成のために分岐されている。これらの電圧タ
ップの他に、第１の２重インバータｉの入力と最後の２
重インバータｉの出力においても外部との接続のための
電圧タップが接続されている。これらの電圧タップに
は、入力側からそれぞれ０から１５までの参照番号が付
記されている。５入力のＮＡＮＤゲートｎｄの５つの入
力には、タップ５、６、７、８および９が接続されてお
り、またこのＮＡＮＤゲートｎｄの出力は第１の２重イ
ンバータｉの入力に接続されている。
【００１２】５つの信号タップ５乃至９はＮＡＮＤゲー
トｎｄを介して縦続接続された２重インバータの入力に
接続されているので、２、３周期後に、入力状態とは無
関係に、信号タップ０乃至１５に安定した循環信号パタ
ーンが出力される。１１個のハイレベル状態のブロック
と５個のローレベル状態のブロックは、信号タップ０乃
至１５を循環する。その周期は、２重インバータｉのス
イッチング遅延によって制御することができる。
【００１３】上記したことを２、３の数値例をあげて説
明する。累算器ａｃが２４個のステージを有する２進カ
ウンタであって２２４ＨＺ（約１７ＭＨｚ）の速さでク
ロック動作され、入力の値がｄ＝１であるならば、累算
器ａｃは１秒間で飽和する。したがって累算器ａｃのサ
イクル周波数は１Ｈｚとなる。ｄ＝２である場合には、
そのサイクル周波数は２Ｈｚに増加し、ｄ＝２２２の場
合には、サイクル周波数は２２２＝４．１９９８０４Ｈ
ｚに増加する。これらのサイクル周波数は、基準信号ｆ
ｒの周波数でもあり、１Ｈｚの確度を有している。
【００１４】累算器ａｃの２４ビット全てをディジタル
位相比較器ｄｐに供給する必要はない。特に、ＶＣＯ位
相すなわちデータ信号ｖｐが１６個の電圧タップだけか
ら取出される場合には必要とされない。位相比較のため
には、累算器ａｃの上位４ビットで充分である。この場
合の位相比較におけるディジタルな不確実性は、１周期
当り±１／３２となるが、これは、次段の低域通過型フ
ィルタの平滑動作によって信号ｆｓに影響を与えない。
【００１５】したがって、累算器ａｃのサイクル周波数
と、このサイクル周波数と比較されるＶＣＯｖｏの周波
数とは同一となる。このため、２つの周波数は、通常の
周波数シンセサイザーシステムよりも接近する。このこ
とは利点である。なぜなら、信号ｆｓの同期が近接した
時間間隔で実行されるからである。位相が互いに離れる
ことがあるフリーランニング間隔は、２、３周期だけで
あり、非常に短い間隔である。
【００１６】もう一つの特徴は、信号周波数の増分をそ
の信号の周波数に比べて非常に小さくできることであっ
て、例えばこの例においては、これは、１６．８ＭＨｚ
の信号周波数に対して１Ｈｚとなる。そのダイナミック
周波数レンジは、その信号周波数の少なくとも±３０％
である。周波数シンセサイザーにおける基準信号発振器
は安定化された水晶発振器として設計されるので、信号
ｆｓの絶対周波数は高い正確度で一定に維持される。
【００１７】さらにもう一つの特徴は、この発明の一実
施例において、ＶＣＯ周波数または基準信号周波数のい
ずれかがより低い周波数であることが可能であり、この
発明の変形例において、ＶＣＯまたは基準発振器の出力
に分周回路を付加することによって両方の周波数をほぼ
等しくすることも可能である。
【００１８】その他の特徴は、この発明による周波数シ
ンセサイザー回路が集積化に非常に適していることによ
って、例えば、ディジタル信号処理回路を備えたカラー
テレビ受像機用のクロック発振器として家電製品内に使
用できることである。この場合、周波数シンセサイザー
回路は、安定化された水晶クロック信号を発生するため
に使用される。このクロック信号の周波数は、色度副搬
送波周波数の４倍であり、受像されたカラーバーストの
周波数および位相に同期する。ＰＡＬ，ＮＴＳＣ，また
はＳＥＣＡＭの色度副搬送波周波数での複数の標準的な
動作に対しては、この周波数シンセサイザー回路１つで
充分であり、これまで使用されていた水晶発振器回路に
代わり、有利に使用することができる。
【図面の簡単な説明】
【図１】この発明の一実施例を示すブロック図である。
【図２】リングを形成するように接続された可変遅延線
の一実施例を示すブロック図である。
【符号の説明】
ｒｏ…基準信号発振器、ａｃ…累算器、ｄｐ…ディジタ
ル位相比較器、ｖｏ…電圧制御発振器、ｔｐ…アナログ
低域通過型フィルタ、ｎｄ…ＮＡＮＤゲート
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ゼンケ・メールガルト ドイツ連邦共和国、デー − 7801 マル ヒ、ヘークレシュトラーセ 26

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 基準信号（ｆｒ）を発生する基準信号発
    振器（ｒｏ）と、位相比較器（ｄｐ）と、アナログ低域
    通過型フィルタ（ｔｐ）と、電圧制御発振器（ｖｏ）と
    がこの順序で縦続接続されていて、位相比較器が電圧制
    御発振器（ｖｏ）により制御され、周波数をデジタル式
    に段階的に調節することの可能なアナログ信号（ｆｓ）
    を発生する周波数シンセサイザー回路において、 位相比較器（ｄｐ）が、デジタル信号を受信する入力を
    ２つ有していて出力信号がデジタルであるデジタル回路
    であり、 基準信号（ｆｒ）が位相比較器（ｄｐ）のクロック入力
    と、出力が位相比較器（ｄｐ）の第１の入力に接続され
    ているデジタル累算器（ａｃ）とに印加され、 アナログ信号（ｆｓ）の周波数を決定する数値（ｄ）が
    デジタル累算器（ａｃ）の入力に印加され、 電圧制御発振器（ｖｏ）がアナログ信号（ｆｓ）を出力
    するだけでなく、アナログ信号（ｆｓ）の位相を示すデ
    ータ信号（ｖｐ）を位相比較器（ｄｐ）の第２の入力に
    供給することを特徴とする周波数シンセサイザー回路。
  2. 【請求項２】 電圧制御発振器（ｖｏ）が等時間間隔で
    設けられた複数のタップを有する可変遅延装置、即ち、
    位相比較器（ｄｐ）の第２の入力に接続されている複数
    の信号タップが複数の遅延素子の少なくとも一部に設け
    られている可変遅延線であることを特徴とする特許請求
    の範囲第１項記載の周波数シンセサイザー回路。
  3. 【請求項３】 可変遅延線はリングを形成するように接
    続されていることを特徴とする特許請求の範囲第２項記
    載の周波数シンセサイザー回路。
  4. 【請求項４】 可変遅延装置、即ち、可変遅延線が個々
    のタップから得られる信号の全体的な遅延をアナログ信
    号（ｆｓ）の周期で調整する自動制御システムの一部を
    形成していることを特徴とする特許請求の範囲第２項記
    載の周波数シンセサイザー回路。
  5. 【請求項５】 デジタル累算器（ａｃ）の出力信号の最
    上位ビットだけが位相比較器（ｄｐ）に供給されること
    を特徴とする特許請求の範囲第１項ないし第４項のいず
    れか１項記載の周波数シンセサイザー回路。
  6. 【請求項６】 可変遅延装置、即ち、可変遅延線はタッ
    プが位相比較器（ｄｐ）に並列に接続されていて、この
    並列に接続されている線の数はデジタル累算器（ａｃ）
    の最上位ビットにより決まる信号の状態の数に等しいこ
    とを特徴とする特許請求の範囲第２項ないし第５項のい
    ずれか１項記載の周波数シンセサイザー回路。
  7. 【請求項７】 リングを形成するように接続されている
    可変遅延線がリング発振器であり、 縦続接続された１５個のクロック動作されない２重イン
    バータ（ｉ）のスイッチング遅延が調節可能であり、 タップは隣接し合う２個の２重インバータの間と、最初
    の２重インバータの入力と、最後の２重インバータの出
    力とに接続されていて、 ５番目ないし９番目の２重インバータ（ｉ）の出力に設
    けられているタップ（５…９）に５つの入力が接続され
    ていて、出力が最初の２重インバータ（ｉ）の入力に供
    給される５入力ＮＡＮＤゲ−トを有していて、 １６個の電圧タップに得られる個々の信号がデータ信号
    （ｖｐ）のための１６本の並列線の個々の制御信号であ
    ることを特徴とする特許請求の範囲第３項ないし第６項
    のいずれか１項記載の周波数シンセサイザー回路。
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JP2003520484A (ja) * 2000-01-11 2003-07-02 エリクソン インコーポレイテッド 周波数シンセサイザの局部発振器用ディジタル・ディバイダ

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