KR20010014543A - 위상 동기 루프 회로 - Google Patents

위상 동기 루프 회로 Download PDF

Info

Publication number
KR20010014543A
KR20010014543A KR1020000011524A KR20000011524A KR20010014543A KR 20010014543 A KR20010014543 A KR 20010014543A KR 1020000011524 A KR1020000011524 A KR 1020000011524A KR 20000011524 A KR20000011524 A KR 20000011524A KR 20010014543 A KR20010014543 A KR 20010014543A
Authority
KR
South Korea
Prior art keywords
signal
latch circuit
circuit
output signal
response
Prior art date
Application number
KR1020000011524A
Other languages
English (en)
Other versions
KR100709518B1 (ko
Inventor
고즈마신이찌
Original Assignee
사와무라 시코
오끼 덴끼 고오교 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 사와무라 시코, 오끼 덴끼 고오교 가부시끼가이샤 filed Critical 사와무라 시코
Publication of KR20010014543A publication Critical patent/KR20010014543A/ko
Application granted granted Critical
Publication of KR100709518B1 publication Critical patent/KR100709518B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/095—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using a lock detector
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
    • H03L7/199—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division with reset of the frequency divider or the counter, e.g. for assuring initial synchronisation
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S331/00—Oscillators
    • Y10S331/02—Phase locked loop having lock indicating or detecting means

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

본 발명의 위상 동기 루프 회로는, 기준 클록 신호를 분주함으로써 생성되는 제 1 분주 신호 및 전압 제어 발진기로부터 출력되는 출력 신호에 근거하여 생성되는 리셋 신호에 응답하여 리셋된다. 본 발명의 위상 동기 루프 회로는 전압 제어 발진기의 출력 신호에 대한 주파수와 위상을 짧은 시간 내에 기준 클록 신호의 주파수와 위상으로 조정할 수 있다.

Description

위상 동기 루프 회로{PHASE-LOCKED LOOP CIRCUIT}
본 발명은 PLL (Phase-Locked Loop) 회로에 관한 것이다. 특히, 본 발명은 PLL 주파수 신서사이저 회로에 관한 것이다.
종래의 PLL 회로는 위상 비교기, 로우-패스 필터, 전압 제어 발진기 및 1/N 분주기로 구성된다. 1/N 분주기는 적어도 하나의 카운터로 구성된다. 1/N 분주기는 전압 제어 발진기로부터 출력되는 클록 신호 (fvco) 를 분주하여, 클록 신호 (fvco) 의 주파수의 1/N 배의 주파수를 가진 신호 (fp) 를 출력하는 회로이다. 위상 비교기는 기준 클록 신호의 위상과 분주기로부터 출력된 클록 신호 (fp) 의 위상을 비교하여, 비교 결과에 기초를 둔 신호를 출력하는 회로이다. 로우-패스 필터는 위상 비교기로부터의 출력에서 고주파수 잡음을 제거하는 회로이다. 전압 제어 발진기는 로우-패스 필터로부터 출력되는 출력 전압에 관계되는 주파수를 가진 클록 신호 (fvco) 를 출력한다.
종래의 1/N 분주기는 전압 제어 발진기로부터 출력되는 클록 신호 (fvco) 의 주파수를 단지 분주하기만 한다. 1/N 분주기는, 클록 신호 (fp) 가 하강하는 시점부터 클록 신호의 펄스를 N 번 카운트한다. 그 다음 1/N 분주기는 클록 신호 (fp) 를 하강시킨다. 클록 신호(fp) 의 하강이 기준 클록 신호의 하강에 비해 지연될 경우, 전압 제어 발진기는 클록 신호 (fp) 와 기준 클록 신호 사이의 위상차에 응답하여 더 높은 주파수의 클록 신호 (fvco) 를 출력한다.
이 경우, 1/N 분주기로부터 출력되는 클록 신호 (fp) 의 하강이 기준 클록 신호의 하강에 비해 지연될 경우, 1/N 분주기는 기준 클록 신호의 하강으로부터 클록 신호 (fvco) 의 펄스를 카운트하지 않는다. 대신에, 1/N 분주기는, 기준 클록 신호의 하강보다 더 늦은 시점인, 클록 신호 (fp) 의 하강으로부터 클록 신호 (fvco) 의 펄스를 카운트한다. 그 다음, 1/N 분주기는 다시 클록 신호 (fp) 를 하강시킨다. 다음, 클록 신호 (fp) 의 두번째 하강 시점과 기준 클록 신호의 두번째 하강 시점의 차이에 기초하여, 클록 신호 (fvco) 의 주파수가 새로이 결정된다.
여기에서, 클록 신호 (fp) 의 두번째 하강은 클록 신호 (fp) 의 이전 하강과 관계되어 있다. 클록 신호 (fp) 의 이전 하강으로부터 클록 신호 (fvco) 의 펄스를 N 번 카운트한 뒤 클록 신호 (fp) 를 다시 하강시키기 때문에, 클록 신호 (fp) 의 두번째 하강은 클록 신호 (fp) 의 이전 하강과 관계되어 있다.
또한, 기준 클록 신호의 두번째 하강과 클록 신호 (fp) 의 두번째 하강에 기초하여 생성되는 클록 신호 (fvco) 도 클록 신호 (fp) 의 이전 하강에 관계되어 있다.
따라서, 클록 신호의 이전 하강이 기준 클록 신호의 이전 하강보다 더 지연된다면, 클록 신호는 다시 하강하게 된다. 이 하강은, 기준 클록 신호의 이전 하강으로부터가 아니라 클록 신호 (fp) 의 이전 하강으로부터 클록 신호 (fvco) 의 펄스를 N 번 카운트한 뒤에 일어난다. 따라서, 대단히 높은 주파수의 클록 신호 (fvco) 를 사용하지 않으면, 기준 클록 신호의 두번째 하강과 클록 신호 (fp) 의 두번째 하강은 일치되지 않는다. 따라서, 기준 클록 신호와 클록 신호 (fp) 의 주파수와 위상을 모두 일치시키는데는 시간이 걸린다는 문제가 있다.
따라서, 본 발명의 목적은 관련 기술에서의 상술된 문제를 극복할 수 있는 PLL 회로를 제공하는 것이다. 독립 청구항에 기술된 조합에 의해 이 목적이 달성된다. 종속 청구항은 본 발명의 추가적인 이점과 예시적인 조합을 규정한다.
도 1 은 본 발명의 제 1 실시예의 PLL 회로의 회로도;
도 2 는 본 발명의 제 1 실시예의 타이밍도;
도 3 은 본 발명의 제 2 실시예의 PLL 회로의 회로도;
도 4 는 제 2 실시예의 로우-패스 필터 (2) 의 회로도;
도 5 는 본 발명의 제 2 실시예의 타이밍도;
도 6 은 본 발명의 제 3 실시예의 로크 검출 회로의 회로도;
도 7 은 제 3 실시예의 로크 검출 회로의 타이밍도;
도 8 은 본 발명의 제 4 실시예의 로크 검출 회로의 회로도;
도 9 는 제 4 실시예의 로크 검출 회로의 타이밍도;
도 10 은 본 발명의 제 5 실시예의 로크 검출 회로의 회로도;
도 11 은 제 5 실시예의 로크 검출 회로의 타이밍도;
도 12 는 본 발명의 제 6 실시예의 로크 검출 회로의 회로도;
도 13 은 제 6 실시예의 로크 검출 회로의 타이밍도;
도 14 는 본 발명의 제 7 실시예의 로크 검출 회로의 회로도;
도 15 는 제 7 실시예의 로크 검출 회로의 타이밍도;
도 16 은 본 발명의 제 8 실시예의 로크 검출 회로의 회로도;
도 17 은 제 8 실시예의 로크 검출 회로의 타이밍도;
도 18 은 제 8 실시예의 로크 검출 회로의 또 다른 타이밍도이다.
* 도면의 주요부분에 대한 부호의 설명 *
1 및 15 : 위상 비교기 2 : 로우-패스 필터
3 : 전압 제어 발진기 4 및 1l : N-진 카운터
5 및 12 : RS 래치 회로 6, 7 및 8 : 래치 회로
9 및 13 : 게이트 회로 10 및 16 : OR 회로
14 : 인버터
본 발명의 PLL 회로는, 기준 클록 신호의 주파수를 분주하여 생성되는 제 1 분주 신호의 위상과 분주 회로의 출력 신호인 제 2 분주 신호의 위상을 비교하여, 이 비교에 관계되는 신호를 출력하는 위상 비교기; 위상 비교기의 출력 신호에 관계되는 전압을 출력하는 로우-패스 필터; 로우-패스 필터로부터 출력되는 전압에 관계되는 주파수를 가진 신호를 출력하는 전압 제어 발진기; 및 제 1 분주 신호와 전압 제어 발진기로부터 출력되는 출력 신호에 기초하여 발생되는 리셋 신호에 응답하여 제 1 레벨의 제 2 분주 신호를 출력하고, 리셋 신호를 입력한 뒤, 전압 제어 발진기의 출력 신호의 펄스 수가 소정 회수에 도달했을때, 제 2 레벨의 제 2 분주 신호를 출력하는 분주 회로를 가질 수 있다.
본 발명의 설명이 필요한 모든 특징들을 설명하지는 않는다. 본 발명 또한 기술된 이들 특징의 서브-조합일 수 있다.
바람직한 실시예에 기초하여 본 발명이 설명된다. 이는 본 발명의 범위를 제한하려는 것이 아니라, 본 발명을 구체화하려는 것이다. 실시예에서 설명된 모든 특징과 조합이 본 발명에 반드시 필요한 것은 아니다.
도 1 은 본 발명의 제 1 실시예의 PLL 회로도를 보여준다. PLL 회로는 위상 비교기 (1), 로우-패스 필터 (2), 전압 제어 발진기 (3), N-진 카운터 (4), RS 래치 회로 (5), 래치 회로 (6,7 및 8), 게이트 회로 (9) 및 OR 회로 (10) 를 구비한다. N-진 카운터 (4) 와 RS 래치 회로 (5) 가 분주 회로를 구성한다. 래치 회로 (6) 는 플립-플롭 회로와 인버터로 구성된다. 래치 회로 (7) 는 플립-플롭 회로로 구성된다. 래치 회로 (8) 도 또한 플립-플롭 회로로 구성된다.
래치 회로 (6) 의 입력 핀 (D) 은 래치 회로 (6) 의 출력 핀 () 에 접속되어 있다. 기준 클록 신호 (fR) 가 래치 회로 (6) 의 클록 입력 핀에 공급된다. 래치 회로 (6) 의 리셋 입력 핀은 리셋 단자에 접속되어, 리셋 신호가 래치 회로 (6) 의 리셋 입력 핀에 제공된다. 래치 회로 (6) 는 기준 클록 신호 (fR) 의 주파수를 분주하여, 기준 클록 신호 (fR) 의 1/2 주파수를 가진 신호 (fR1) 를 출력하는 회로이다.
위상 비교기 (1) 는, 신호 (fR1) 와 RS 래치 회로 (5) 의 출력 신호인 신호 (fp1) 의 위상을 비교하여, 비교 결과에 관계되는 신호를 출력하는 회로이다. 로우-패스 필터 (2) 는 위상 비교기 (1) 의 고주파수 잡음을 제거하는 회로이다. 전압 제어 발진기 (3) 는 로우-패스 필터 (2) 로부터 출력되는 출력 전압에 관계되는 주파수를 가진 신호 (fvco) 를 출력하는 회로이다. 래치 회로 (7) 의 입력 핀 (D) 은 래치 회로 (6) 의 출력 핀 (Q) 에 접속되어 있다. 신호 (fR1) 가 래치 회로 (6) 로부터 래치 회로 (7) 로 공급된다. 래치 회로 (7) 의 클록 입력 핀은 전압 제어 발진기 (3) 의 출력 단자에 접속되어, 신호 (fvco) 가 전압 제어 발진기 (3) 로부터 래치 회로 (7) 로 제공된다. 래치 회로 (7) 의 리셋 입력 핀은 리셋 단자에 접속되어, 리셋 신호가 래치 회로 (7) 에 공급된다. 래치 회로 (7) 는 신호 (fvco) 가 상승할 때, 신호 (fR1) 를 래치하고 신호 (Q1) 를 출력한다.
래치 회로 (8) 의 입력 핀 (D) 은 래치 회로 (7) 의 출력 핀 (Q) 에 접속되어, 신호 (Q1) 가 래치 회로 (7) 로부터 래치 회로 (8) 로 공급된다. 래치 회로 (8) 의 클록 입력 핀은 전압 제어 발진기 (3) 의 출력 단자에 접속되어 있다. 신호 (fvco) 가 전압 제어 발진기 (3) 로부터 래치 회로 (8) 로 공급된다. 래치 회로 (8) 의 리셋 입력 핀이 리셋 단자에 접속되어, 리셋 신호가 리셋 단자로부터 래치 회로 (8) 로 공급된다. 래치 회로 (8) 는 신호 (fvco) 가 상승할 때, 신호 (Q1) 를 래치하고, 신호 (Q2) 를 출력한다.
게이트 회로 (9) 는 AND 게이트와 인버터로 구성된다. 게이트 회로 (9) 는 신호 (Q2) 를 반전한 신호와 신호 (Q1) 에 대한 AND 동작의 결과 신호 (CRST1) 를 출력하는 회로이다. OR 회로 (10) 는 신호 (CRST1) 와 신호 (RESET) 를 입력받아, 이들 신호에 대한 OR 동작의 결과 신호를 출력한다. N-진 카운터 (4) 의 리셋 입력 핀은 OR 회로 (10) 의 출력에 접속되어 있다. 신호 (CRST1) 또는 리셋 신호 (RESET) 가 OR 회로 (10) 를 통해 N-진 카운터 (4) 의 리셋 입력 핀으로 입력된다. N-진 카운터 (4) 는 신호 (fvco) 의 펄스를 카운트한다. N-진 카운터 (4) 는 신호 (CRST1) 의 상승 또는 리셋 신호 (RESET) 의 상승에 응답하여 리셋된다. N-진 카운터 (4) 가 리셋된 후, 신호 (fvco) 의 펄스가 N 번 카운트되면, N-진 카운터 (4) 는 하이 레벨의 신호 (COUT1) 를 출력한다.
RS 래치 회로 (5) 의 리셋 입력 핀이 N-진 카운터 (4) 의 출력과 리셋 단자에 접속되어 있어, 신호 (COUT1) 또는 리셋 신호 (RESET) 가 RS 래치 회로 (5) 로 공급된다. RS 래치 회로 (5) 의 셋 입력 핀은 게이트 회로 (9) 의 출력에 접속되어 있어, 신호 (CRST1) 가 RS 래치 회로 (5) 로 공급된다. RS 래치 회로 (5) 는 신호 (CRST1) 의 상승에 응답하여 하이 레벨의 신호 (fp1) 를 출력하고, 신호 (COUT1) 의 상승에 응답하여 로우 레벨의 신호 (fp1) 를 출력한다. RS 래치 회로 (5) 는 또한 리셋 신호 (RESET) 의 상승에 응답하여 로우 레벨의 신호 (fp1) 를 출력한다.
도 2 는 본 발명의 제 1 실시예의 타이밍도를 보여준다. 도 2 를 참조하여, 제 1 실시예의 동작이 설명된다. 소정 주파수의 기준 클록 신호 (fR) 가 래치 회로 (6) 로 입력된다. 도면에 도시되지 않은, 하이 레벨의 리셋 신호 (RESET) 가 소정 시간 동안 래치 회로 (6, 7 및 8) 와 N-진 카운터 (4) 의 리셋 입력 핀 및 RS 래치 회로 (5) 의 리셋 입력 핀으로 입력된다. 이에 의해, 신호(fR1, Q1, Q2 및 fp1) 가 로우 레벨로 설정된다.
그 다음 래치 회로 (6) 는 기준 클록 신호 (fR) 를 분주하여, 기준 클록 신호 (fR) 의 하강에서 하이 레벨의 신호 (fR1) 를 출력한다.
래치 회로 (7) 는 전압 제어 발진기 (3) 로부터 출력되는 신호 (fvco) 의 상승에서 하이 레벨의 신호 (fR1) 를 래치하여, 하이 레벨의 신호 (Q1) 를 출력한다. 래치 회로 (8) 는 신호 (fvco) 의 두번째 상승에서 하이 레벨의 신호 (Q1) 를 래치하여, 하이 레벨의 신호 (Q2) 를 출력한다. 게이트 회로 (9) 는 신호 (Q1) 의 상승에 응답하여 하이 레벨의 신호가 되고, 신호 (Q2) 의 상승에 응답하여 로우 레벨의 신호가 되는 신호 (CRST1) 를 출력한다. RS 래치 회로 (5) 는 하이 레벨의 신호 (CRST1) 에 응답하여 하이 레벨의 신호 (fp1) 를 출력한다. 또한, N-진 카운터 (4) 는 하이 레벨의 신호 (CRST1) 에 응답하여 리셋된다. N-진 카운터 (4) 가 리셋된 후 신호 (fvco) 의 펄스가 N 번 카운트되면, N-진 카운터 (4) 는 소정의 시간 동안 하이 레벨의 신호 (COUT1) 를 출력한다. RS 래치 회로 (5) 는 신호 (COUT1) 의 상승에 응답하여 로우 레벨의 신호 (fp1) 를 출력한다.
위상 비교기 (1) 는, 위상차 (A) 로 표시된 바와 같이, 신호 (fR1) 의 하강과 신호 (fp1) 의 하강 사이의 위상차를 비교한다. 그 다음 위상 비교기 (1) 는 비교의 결과에 응답하여 신호를 출력한다. 로우-패스 필터 (2) 는 위상 비교기 (1) 의 출력에 응답하여 신호를 출력한다. 전압 제어 발진기 (3) 는 로우-패스 필터 (2) 의 출력 전압에 관계되는 주파수를 가진 신호 (fvco) 를 출력한다. 신호 (fR1) 에 비해 신호 (fp1) 가 지연된다면, 전압 제어 발진기 (3) 는 신호 (fvco) 의 주파수를 증가시킨다.
신호 (fR1) 가 상승할 때마다, 즉, 신호 (fR) 가 2 번 하강할 때마다 한번씩 상술된 동작을 반복함으로써, 신호 (fvco) 의 주파수는 기준 클록 신호 (fR) 의 약 N 배의 주파수로 안정하게 된다.
제 1 실시예에 따르면, N-진 카운터 (4) 는, 전압 제어 발진기 (3) 로부터 출력되는 신호 (fvco) 의 출력과 위상 비교기 (1) 로 입력되는 신호 (fR1) 의 상승에 응답하여 리셋된다. N-진 카운터 (4) 는, 신호 (fR1) 의 상승한 후, 신호 (fvco) 의 상승할 때 리셋된다. 그 다음 N-진 카운터 (4) 는 신호 (fp1) 를 상승시키고, 이 상승 후에 신호 (fvco) 의 펄스를 N 번 카운트한다. 그 다음 N-진 카운터 (4) 는 신호 (fp1) 를 다시 하강시킨다.
따라서, 제 1 실시예의 PLL 회로는 신호 (fvco) 의 주파수 조정 속도가 증가한다는 이점을 가진다. 이는, 본 실시예의 N-진 카운터 (4) 가 신호 (fp1) 의 하강에 상관없이 신호 (fR1) 의 상승에 응답하여 신호 (fp1) 를 상승시키기 때문이다. 이와 대조적으로, 종래의 PLL 회로는, N-진 카운터 자신에 의해 출력되는 신호의 제 1 하강으로부터 신호 (fvco) 가 N 번 카운트될 경우 신호를 하강시키는 N-진 카운터를 사용한다.
또한, 제 1 실시예에 따르면, N-진 카운터 (4) 가 신호 (fR1) 의 상승에 응답하여 리셋되기 때문에, 신호 (fvco) 의 주파수가 크게 변하지 않는다. 따라서, 로우-패스 필터 매 제품에서의 성능 불균일에 대한 허용 범위가 넓어진다는 이점이 있다. 또한, PLL 회로의 로크를 검출하는 회로 구성이 쉬워진다는 이점이 있다.
도 3 은 본 발명의 제 2 실시예의 PLL 회로의 회로도를 보여준다. 제 1 실시예의 소자와 동일한 제 2 실시예의 소자와 제 1 실시예의 소자에 대응되는 제 2 실시예의 소자에 대해 동일한 참조 부호가 사용된다. 제 1 실시예에 비해, 제 2 실시예는 추가적인 위상 비교기 (15), N-진 카운터 (11), RS 래치 회로 (12), 게이트 회로 (13), 인버터 (14) 및 OR 회로 (16) 를 가진다. N-진 카운터 (11) 와 RS 래치 회로 (12) 가 분주 회로를 구성한다.
게이트 회로 (13) 는 AND 게이트와 인버터로 구성된다. 게이트 회로 (13) 는 신호 (Q1) 의 반전 신호와 신호 (Q2) 에 대한 AND 동작의 결과 신호 (CRST2) 를 출력하는 회로이다. OR 회로 (16) 는 신호 (CRST2) 와 리셋 신호 (RESET) 를 입력받아 이들 신호에 대한 OR 동작의 결과를 출력한다. N-진 카운터 (11) 의 리셋 입력 핀은 OR 회로 (16) 의 출력에 접속된다. OR 회로 (16) 를 통해, 신호 (CRST2) 또는 리셋 신호 (RESET) 가 N-진 카운터 (11) 의 리셋 입력 핀으로 입력된다. N-진 카운터 (11) 는 신호 (fvco) 를 입력받아 신호 (fvco) 의 펄스를 카운트한다. 신호 (CRST2) 또는 리셋 신호 (RESET) 에 응답하여 N-진 카운터 (11) 가 리셋된다. N-진 카운터 (11) 가 리셋된 후, 신호 (fvco) 의 펄스가 N 번 카운트되면, N-진 카운터 (11) 는 하이 레벨의 신호 (COUT2) 를 출력한다.
RS 래치 회로 (12) 의 리셋 입력 핀은 N-진 카운터 (11) 의 출력과 리셋 단자에 접속되어 있다. 신호 (COUT2) 또는 리셋 신호 (RESET) 가 RS 래치 회로 (12) 로 공급된다. RS 래치 회로 (12) 의 셋 입력 핀은 게이트 회로 (13) 의 출력에 접속되어 있어, 신호 (CRST2) 가 RS 래치 회로 (12) 로 공급된다. RS 래치 회로 (12) 는 신호 (CRST2) 의 상승에 응답하여 하이 레벨의 신호 (fp2) 를 출력하고, 신호 (COUT2) 의 상승과 리셋 신호 (RESET) 의 상승에 응답하여 로우 레벨의 신호 (fp2) 를 출력한다.
인버터 (14) 는 래치 회로 (6) 의 출력에 접속된다. 인버터 (14) 는 신호 (fR1) 의 반전 신호를 출력한다. 위상 비교기 (15) 는 인버터 (14) 출력 신호와 RS 래치 회로 (12) 로부터 출력되는 신호 (fp2) 의 위상을 비교하고, 그 비교의 결과에 응답하여 신호를 출력한다.
도 4 는 제 2 실시예의 로우-패스 필터 (2) 의 회로도를 보여준다. 로우-패스 필터 (2) 는, 위상 비교기 (1) 로부터 출력되는 UP 신호에 응답하는 PMOS (201), 위상 비교기 (1) 로부터 출력되는 DOWN 신호에 응답하는 NMOS (202), 위상 비교기 (15) 로부터 출력되는 UP 신호에 응답하는 PMOS (203), 위상 비교기 (15) 로부터 출력되는 DOWN 신호에 응답하는 NMOS (204), 저항 (205) 및 콘덴서 (206) 를 가진다. 제 1 실시예의 로우-패스 필터 (2) 는 PMOS (203) 와 NMOS (204) 를 갖지 않는다.
도 5 는 본 발명의 제 2 실시예의 타이밍도를 보여준다. 도 5 를 참조하여, 본 발명의 제 2 실시예의 동작이 설명된다. 소정 주파수의 기준 클록 신호 (fR) 가 래치 회로 (6) 로 입력된다. 래치 회로 (6, 7 및 8) 와 N-진 카운터 (4 및 11) 의 각 리셋 입력 핀 및 RS 래치 회로 (5 및 12) 의 각 리셋 입력 핀으로 하이 레벨의 리셋 신호 (RESET) 가 입력된다. 이것에 의해 신호 (fR1, Q1, Q2, COUT1, COUT2, fp1 및 fp2) 가 로우 레벨로 설정된다.
래치 회로 (6) 는 기준 클록 신호 (fR) 의 주파수를 분주한다. 제 1 실시예에서와 같은 방법으로, 신호 (fR1) 가 상승한 후 신호 (fvco) 가 상승하면, 게이트 회로 (9) 는 하이 레벨의 신호 (CRST1) 를 출력한다. RS 래치 회로 (5) 는 신호 (CRST1) 에 응답하여 신호 (fp1) 를 출력한다. 신호 (COUT1) 가 상승할 때까지 신호 (fp1) 는 하이 레벨로 유지된다.
위상 비교기 (1) 는, 위상차 (C) 로 표시된 바와 같은, 신호 (fR1) 와 신호 (fp1) 의 위상을 비교한다. 그 다음, 위상 비교기 (1) 는 위상차에 응답하여 신호를 출력한다. 로우-패스 필터 (2) 는 위상 비교기 (1) 의 출력에 응답하여 전압을 출력한다. 전압 제어 발진기 (3) 는 로우-패스 필터 (2) 의 출력 전압에 관계되는 주파수를 가진 신호 (fvco) 를 출력한다.
그 다음, 래치 회로 (7) 는, 전압 제어 발진기 (3) 로부터 출력되는 신호 (fvco) 가 상승할 때, 로우 레벨의 신호 (fR1) 를 래치하고, 로우 레벨의 신호 (Q1) 를 출력한다. 래치 회로 (8) 는 신호 (fvco) 의 다음 상승에서 로우 레벨의 신호 (Q1) 를 래치하고, 로우 레벨의 신호 (Q2) 를 출력한다. 게이트 회로 (13) 는, 신호 (Q1) 의 상승에 응답하여 하이 레벨의 신호가 되고 신호 (Q2) 의 하강에 응답하여 로우 레벨의 신호가 되는 신호 (CRST2) 를 출력한다. RS 래치 회로 (12) 는 하이 레벨의 신호 (CRST2) 에 응답하여 하이 레벨의 신호 (fp2) 를 출력한다.
N-진 카운터 (11)는 하이 레벨의 신호 (CRST2) 에 응답하여 리셋된다. N-진 카운터 (11) 가 리셋된 후, 신호 (fvco) 의 펄스가 N 번 카운트되면, N-진 카운터 (11) 는 소정의 시간 동안 하이 레벨의 신호 (COUT2) 를 출력한다. RS 래치 회로 (12) 는 신호 (COUT2) 의 상승에 응답하여 로우 레벨의 신호 (fp2) 를 출력한다.
위상차 (B 및 D) 로 도시된 바와 같이, 위상 비교기 (15) 는, 신호 (fR1) 의 반전인 인버터 (14) 출력 신호의 하강과 신호 (fp2) 의 하강에 대한 위상차를 비교한다. 그 다음, 위상 비교기 (15) 는 비교의 결과에 응답하여 신호를 출력한다. 로우-패스 필터 (2) 는 위상 비교기 (15) 의 출력에 응답하여 신호를 출력한다. 전압 제어 발진기 (3) 는 로우-패스 필터 (2) 의 출력에 대응되는 주파수를 가진 신호 (fvco) 를 출력한다. 인버터 (14) 의 출력 신호가 신호 (fR2) 에 비해 지연될 경우, 전압 제어 발진기 (3) 는 신호 (fvco) 의 주파수를 증가시킨다.
제 2 실시예의 로우-패스 필터 (2) 는 위상 비교기 (1) 와 위상 비교기 (15) 의 출력에 응답하여 신호를 출력한다. 전압 제어 발진기 (3) 는 로우-패스 필터 (2) 의 출력에 관계되는 주파수를 가진 신호 (fvco) 를 출력한다. 신호 (fp1) 에 비해 신호 (fR1) 가 지연될 경우와 신호 (fp2) 에 비해 인버터 (14) 출력 신호가 지연될 경우, 전압 제어 발진기 (3) 는 신호 (fvco) 의 주파수를 증가시킨다.
제 2 실시예에 따르면, 신호 (fR1) 가 상승하거나 하강할 때마다, 즉, 신호 (fR) 가 하강할 때마다 상술된 위상차 비교를 반복함으로써, 신호 (fvco) 의 주파수가 기준 클록 신호 (fR) 의 약 N 배의 주파수로 안정화된다.
제 2 실시예는 기준 클록 신호 (fR) 가 하강할 때마다 위상차를 비교하기 때문에, 주파수를 안정화하는 시간이 제 1 실시예의 경우보다 더 짧다.
도 6 은 본 발명의 제 3 실시예의 로크 검출 회로에 대한 회로도를 보여준다. 제 3 실시예의 로크 검출 회로는 래치 회로 (21, 22, 23 및 24) 와 AND 회로 (25) 로 구성된다.
래치 회로 (21) 는 플립-플롭 회로와 인버터로 구성된다. 래치 회로 (22) 도 플립-플롭 회로와 인버터로 구성된다. 래치 회로 (23) 도 또한 플립-플롭 회로와 인버터로 구성된다. 래치 회로 (24) 는 하나의 플립-플롭 회로로 구성된다.
래치 회로 (21) 의 입력 핀 (D) 으로 하이 레벨의 전압이 공급된다. 래치 회로 (21) 의 클록 입력 핀으로 신호 (fR1) 가 공급된다. 래치 회로 (23) 로부터 출력되는 출력 신호 (Q2) 가 래치 회로 (21) 의 리셋 입력 핀으로 공급된다. 래치 회로 (21) 는 신호 (fR1) 의 하강에 응답하여 하이 레벨의 신호 (Q1) 를 출력하고, 하이 레벨의 신호 (Q2) 에 응답하여 로우 레벨의 신호 (Q1) 를 출력한다.
래치 회로 (21) 의 출력이 래치 회로 (23) 의 입력 핀 (D) 으로 접속되어 있어, 신호 (Q1) 가 래치 회로 (23) 로 공급된다. 래치 회로 (23) 의 클록 입력 핀으로 신호 (fvco) 가 공급된다. 래치 회로 (23) 는 신호 (fvco) 의 하강에 응답하여 신호 (Q1) 를 래치하고, 신호 (Q2) 를 출력한다.
래치 회로 (22) 의 입력 핀 (D) 으로 하이 레벨의 전압이 공급된다. 래치 회로 (22) 의 클록 입력 핀으로 신호 (fp1) 가 공급된다. 래치 회로 (22) 의 리셋 입력 핀은 래치 회로 (24) 의 출력에 접속되어 있다. 출력 신호 (Q4) 가 래치 회로 (22) 의 리셋 입력 핀으로 공급된다. 래치 회로 (22) 는 신호 (fp1) 의 하강에 응답하여 하이 레벨의 신호 (Q3) 를 출력하고, 하이 레벨의 신호 (Q4) 에 응답하여 로우 레벨의 신호 (Q3) 를 출력한다.
래치 회로 (22) 의 출력이 래치 회로 (24) 의 입력 핀 (D) 으로 접속되어 있고, 신호 (Q3) 가 래치 회로 (24) 로 공급된다. 래치 회로 (24) 의 클록 입력 핀으로 신호 (fvco) 가 공급된다. 래치 회로 (24) 는 신호 (fvco) 의 상승에 응답하여 신호 (Q3) 를 래치하고, 신호 (Q4) 를 출력한다.
AND 회로 (25) 는, 신호 (Q2 및 Q4) 에 대한 AND 동작의 결과 신호 (LOCK) 를 출력한다.
도 7 은 제 3 실시예의 로크 검출 회로의 타이밍도를 보여준다. 도 7 을 참조하여, 제 3 실시예의 동작이 설명된다.
래치 회로 (21) 는 신호 (fR1) 의 하강에 응답하여 하이 레벨의 신호 (Q1) 를 출력한다. 플립-플롭 회로 (23) 는 신호 (fvco) 의 하강에 대응되는 하이 레벨의 신호 (Q1) 를 래치하고, 하이 레벨의 신호 (Q2) 를 출력한다. 래치 회로 (21) 는 신호 (Q2) 의 출력에 응답하여 리셋되고, 래치 회로 (21) 는 로우 레벨의 신호 (Q1) 를 출력한다. 래치 회로 (23) 는 신호 (fvco) 의 하강에 응답하여 로우 레벨의 신호 (Q1) 를 래치하고, 로우 레벨의 신호 (Q2) 를 출력한다.
래치 회로 (22) 는 신호 (fp1) 의 하강에 응답하여 하이 레벨의 신호 (Q3) 를 출력한다. 래치 회로 (24) 는 신호 (fvco) 의 상승에 응답하여 하이 레벨의 신호 (Q4) 를 출력한다. 래치 회로 (22) 는 신호 (Q4) 의 출력에 응답하여 리셋되고, 래치 회로 (22) 는 로우 레벨의 신호 (Q3) 를 출력한다. 래치 회로 (24) 는 신호 (fvco) 의 상승에 응답하여 로우 레벨의 신호 (Q3) 를 래치하고, 로우 레벨의 신호 (Q4) 를 출력한다.
하이 레벨의 신호 (Q2 및 Q4) 가 AND 회로 (25) 로 입력되면, AND 회로는 하이 레벨의 신호 (LOCK) 를 출력한다.
신호 (fp1) 와 신호 (fvco) 가 동기하여 하강하는 것을 고려하면, 신호 (LOCK) 가 하이 레벨이 되는 때는 신호 (fR1) 와 신호 (fp1) 의 위상차가, 위상차 (F) 로 도시된 바와 같이, 신호 (fvco) 의 한 클록 사이클 내인 경우이다. 위상차 (E) 로 도시된 바와 같이, 신호 (fR1) 와 신호 (fp1) 사이의 위상차가 신호 (fvco) 의 한 클록 사이클보다 크면, 신호 (LOCK) 는 하이 레벨이 되지 않는다.
따라서, 신호 (LOCK) 는 신호 (fvco) 의 주파수 오차가 100/N % 이내인 것을 나타내는 신호이다.
제 3 실시예의 로크 검출 회로는 기준 클록 신호를 분주하여 생성된 신호 (fR1) 와 RS 래치 회로로부터 출력되는 신호 (fp1) 를 입력하도록 구성된다. 따라서, 신호 (fvco) 의 주파수가 목표 주파수와 일치하지 않고, 신호 (fp1) 와 신호 (fR1) 의 위상이 가끔만 일치할 뿐이라는 문제는 없다. 따라서, 제 3 실시예의 로크 검출 회로는, PLL 회로가 정확히 로크되어 신호 (fvco) 의 주파수 오차가 100/N % 의 범위 내에 있는지를 로크 검출 회로가 검출할 수 있다는 이점을 가진다.
제 3 실시예에서, AND 회로에 의해 출력되는 하이 레벨의 신호 (LOCK) 는 PLL 회로가 정확하게 로크되어 주파수 오차가 200/N % 또는 300/N % 범위 내에 있는지를 나타내는 신호가 된다. 이는, 신호 (fvco) 의 주파수를 분주하고 신호 (fvco) 주파수의 2 배 또는 3 배의 주파수를 가진 신호를 래치 회로 (23 및 24) 에 공급함으로써 실현된다.
도 8 은 본 발명의 제 4 실시예의 로크 검출 회로에 대한 회로도를 보여준다. 제 4 실시예의 로크 검출 회로는 지연 회로 (31 및 32), 게이트 회로 (33 및 34) 및 AND 회로 (35) 로 구성된다.
지연 회로 (31) 는 신호 (fR1) 를 소정 시간 동안 지연하여 출력하는 회로이다. 지연 회로 (32) 는 또한 신호 (fp1) 를 소정 시간 동안 지연하여 출력한다. 게이트 회로 (33) 는 AND 게이트와 인버터로 구성된다. 게이트 회로 (33) 는 신호 (fR1) 의 반전과 지연 회로 (31) 로부터 출력되는 신호 (D1) 에 대한 AND 동작의 결과 신호 (S1) 를 출력한다. 게이트 회로 (34) 는 AND 게이트와 인버터로 구성된다. 게이트 회로 (34) 는 신호 (fp1) 의 반전 신호와 지연 회로 (32) 로부터 출력되는 신호 (D2) 에 대한 AND 동작의 결과 신호 (S2) 를 출력한다. AND 회로 (35) 는 신호 (S1 및 S2) 에 대한 AND 동작의 결과를 출력한다.
도 9 는 제 4 실시예의 로크 검출 회로의 타이밍도를 보여준다. 도 9 를 참조하여, 제 4 실시예의 동작이 설명된다.
게이트 회로 (33) 는 신호 (fR1) 가 하강할 때 하이 레벨의 신호 (S1) 를 출력한다. 지연 회로 (31) 는 신호 (fR1) 가 하강한 뒤 소정 시간이 지난 후 로우 레벨의 신호 (D1) 를 출력한다. 게이트 회로 (33) 는 로우 레벨의 신호 (D1) 에 응답하여 로우 레벨의 신호 (S1) 를 출력한다. 게이트 회로 (34) 는 신호 (fp1) 가 하강할 때 하이 레벨의 신호 (S2) 를 출력한다. 지연 회로 (32) 는 신호 (fp1) 가 하강한 뒤 소정 시간이 지난 후 로우 레벨의 신호 (D2) 를 출력한다. 게이트 회로 (34) 는 로우 레벨의 신호 (D2) 에 응답하여 로우 레벨의 신호 (S2) 를 출력한다. 도 9 에서 시간 주기 (G) 로 도시된 바와 같이, 하이 레벨의 신호 (S1) 와 하이 레벨의 신호 (S2) 가 AND 회로 (35) 로 입력될 경우, AND 회로 (35) 는 하이 레벨의 신호 (LOCK) 를 출력한다.
제 4 실시예에 따르면, 지연 회로의 지연 시간을 임의로 설정하는 것에 의해 신호 (fvco) 의 주파수 오차를 임의로 설정할 수 있다.
도 10 은 본 발명의 제 5 실시예의 로크 검출 회로에 대한 회로도를 보여준다. 제 3 실시예의 소자와 동일한 제 5 실시예의 소자와 제 3 실시예의 소자에 대응되는 제 5 실시예의 소자에 대해 동일한 참조 부호가 사용된다. 제 3 실시예에서와 동일한 참조 부호가 사용되는 소자에 대한 설명은 생략된다.
제 5 실시예의 로크 검출 회로는, 래치 회로 (21, 22, 23, 24, 41 및 42) 와 OR 회로 (43) 로 구성된다. 래치 회로 (41) 는 플립-플롭 회로로 구성된다. 래치 회로 (42) 는 플립-플롭 회로와 인버터로 구성된다.
래치 회로 (41) 의 입력 핀 (D) 은 래치 회로 (24) 의 출력 핀 (Q) 에 접속되어 있어, 신호 (Q4) 가 래치 회로 (41) 로 공급된다. 래치 회로 (41) 의 클록 입력 핀은 래치 회로 (23) 의출력 핀 (Q) 에 접속되어 있어, 신호 (Q2) 가 래치 회로 (41) 로 공급된다. 래치 회로 (41) 는 신호 (Q2) 의 상승에 응답하여 신호 (Q4) 를 래치하여 출력한다.
래치 회로 (42) 의 입력 핀 (D) 은 래치 회로 (24) 의 출력 핀 (Q) 에 접속되어 있어, 신호 (Q4) 가 래치 회로 (42) 로 공급된다. 래치 회로 (42) 의 클록 입력 핀은 래치 회로 (23) 의 출력 핀 (Q) 에 접속되어 있어, 신호 (Q2) 가 래치 회로 (42) 로 공급된다. 래치 회로 (42) 는 신호 (Q2) 의 상승에 응답하여 신호 (Q4) 를 래치하여 신호 (Q6) 를 출력한다.
OR 회로 (43) 는 래치 회로 (41) 의 출력 핀 (Q) 과 래치 회로 (42) 의 출력 핀 (Q) 에 접속된다. OR 회로 (43) 는 신호 (Q5 및 Q6) 에 대한 OR 동작의 결과 신호를 출력한다.
도 11 은 제 5 실시예의 로크 검출 회로의 타이밍도를 보여준다. 래치 회로들 (21, 22, 23 및 24) 은 제 3 실시예의 로크 검출 회로가 동작하는 것과 동일한 방법으로 동작한다.
제 5 실시예의 로크 검출 회로에서, 래치 회로 (41 및 42) 는 신호 (Q2) 의 상승과 하강에 각각 응답하여 신호 (Q4) 를 래치한 후, 신호 (Q5 및 Q6) 를 출력한다. OR 회로 (43) 는 래치 회로 (41) 의 출력 신호 (Q5) 와 래치 회로 (42) 의 출력 신호 (Q6) 에 대한 OR 동작의 결과 신호 (LOCK) 를 출력한다. 신호 (fvco) 의 주파수 오차가 100/N % 범위 내에 있을 경우, 신호 (LOCK) 는 하이 레벨이다. 신호 (fvco) 의 주파수 오차가 100/N % 범위를 초과할 경우, 신호 (LOCK) 는 로우 레벨이다.
따라서, 제 5 실시예에서는 PLL 회로의 로크와 로크 해제 양자의 검출이 가능해진다.
도 12 는 본 발명의 제 6 실시예의 로크 검출 회로에 대한 회로도를 보여준다. 제 3 실시예의 소자와 동일한 제 6 실시예의 소자와 제 3 실시예의 소자에 대응되는 제 6 실시예의 소자에 대해 동일한 참조 부호가 사용된다. 제 3 실시예에서와 동일한 참조 부호를 가진 소자에 대한 설명은 생략된다.
제 6 실시예의 로크 검출 회로는, 래치 회로 (21, 22, 23, 24, 51 및 52) 와 OR 회로 (53) 로 구성된다. 래치 회로 (51) 는 플립-플롭 회로와 인버터로 구성된다. 래치 회로 (52) 도 또한 플립-플롭 회로와 인버터로 구성된다.
래치 회로 (51) 의 입력 핀 (D) 은 래치 회로 (23) 의 출력 핀 (Q) 에 접속되어 있어, 신호 (Q2) 가 래치 회로 (51) 로 공급된다. 래치 회로 (51) 의 클록 입력 핀은 래치 회로 (24) 의 출력 핀 (Q) 에 접속되어 있어, 신호 (Q4) 가 래치 회로 (51) 로 공급된다. 래치 회로 (51) 는 신호 (Q4) 의 하강에 응답하여 신호 (Q2) 를 래치하여 신호 (Q5) 를 출력한다.
래치 회로 (52) 의 입력 핀 (D) 은 래치 회로 (24) 의 출력 핀 (Q) 에 접속되어 있어, 신호 (Q4) 가 래치 회로 (52) 로 공급된다. 래치 회로 (52) 의 클록 입력 핀은 래치 회로 (23) 의 출력 핀 (Q) 에 접속되어 있어, 신호 (Q2) 가 래치 회로 (52) 로 공급된다. 래치 회로 (52) 는 신호 (Q2) 의 하강에 응답하여 신호 (Q4) 를 래치하여 신호 (Q6) 를 출력한다.
OR 회로 (53) 는 래치 회로 (51) 의 출력 핀 (Q) 과 래치 회로 (52) 의 출력 핀 (Q) 에 접속되어 있다. 신호 (Q5 및 Q6) 가 OR 회로 (53) 로 공급된다. OR 회로 (53) 는 신호 (Q5 및 Q6) 에 대한 OR 동작의 결과 신호 (LOCK) 를 출력한다.
도 13 은 제 6 실시예의 로크 검출 회로의 타이밍도를 보여준다. 래치 회로들 (21, 22, 23 및 24) 는 제 3 실시예의 로크 검출 회로가 동작하는 것과 동일한 방법으로 동작한다.
래치 회로 (51) 는 신호 (Q4) 의 하강에 응답하여 신호 (Q2) 를 래치한 후, 신호 (Q5) 를 출력한다. 래치 회로 (52) 는 신호 (Q2) 의 하강에 응답하여 신호 (Q4) 를 래치한 후, 신호 (Q6) 를 출력한다. OR 회로 (53) 는 래치 회로 (51) 의 출력 신호 (Q5) 와 래치 회로 (52) 의 출력 신호 (Q6) 에 대한 OR 동작의 결과 신호 (LOCK) 를 출력한다. 신호 (fvco) 의 주파수 오차가 100/N % 범위 내에 있을 경우, 신호 (LOCK) 는 하이 레벨이다. 신호 (fvco) 의 주파수 오차가 100/N % 범위를 초과할 경우, 신호 (LOCK) 는 로우 레벨이다.
따라서, 제 6 실시예에서는 PLL 회로의 로크와 로크 해제 양자의 검출이 가능해진다.
도 14 는 본 발명의 제 7 실시예의 로크 검출 회로의 회로도를 보여준다.
제 7 실시예의 로크 검출 회로는, 지연 회로 (31 및 32), 게이트 회로 (33 및 34), AND 회로 (35) 및 래치 회로 (66 및 67) 로 구성된다.
래치 회로 (66) 는 플립-플롭 회로로 구성된다. 래치 회로 (67) 는 플립-플롭 회로와 인버터로 구성된다. 지연 회로 (31 및 32), 게이트 회로 (33 및 34) 및 AND 회로는 제 3 실시예의 것들과 동일한 구조를 가진다.
래치 회로 (66) 의 클록 입력 핀은 게이트 회로 (33) 의 출력으로 접속되어 있어, 신호 (S1) 가 래치 회로 (66) 로 공급된다. 래치 회로 (66) 의 입력 핀 (D) 으로 하이 레벨의 전압이 공급된다. 래치 회로 (66) 의 리셋 입력 핀은 AND 회로 (35) 의 출력으로 접속되어 있어, 신호 (R1) 가 래치 회로 (66) 로 공급된다. 래치 회로 (66) 는 신호 (S1) 의 상승에 응답하여 로우 레벨의 신호 (Q1) 를 출력하고, 리셋 신호 (R1) 에 응답하여 하이 레벨의 신호 (Q1) 를 출력한다. 래치 회로 (67) 의 입력 핀 (D) 은 래치 회로 (66) 의 출력 핀 () 으로 접속되고, 신호 (Q1) 가 래치 회로 (67) 로 공급된다. 래치 회로 (67) 의 클록 입력 핀은 게이트 회로 (33) 의 출력으로 접속되어 있어, 신호 (S1) 가 래치 회로 (67) 로 공급된다. 래치 회로 (67) 는 신호 (S1) 의 하강에 응답하여 신호 (Q1) 를 래치하고 신호 (LOCK) 를 출력한다.
도 15 는 제 7 실시예의 로크 검출 회로의 타이밍도를 보여준다. 도 15 를 참조하여 제 7 실시예의 동작이 설명된다.
도 15 에 도시된 바와 같이, 래치 회로 (66) 는 신호 (S1) 의 상승에 응답하여 로우 레벨의 신호 (Q1) 를 출력한다. 신호 (S1 및 S2) 가 동기되어 하이 레벨이 될 경우, AND 게이트 (35) 는 하이 레벨의 신호 (R1) 를 출력한다. 하이 레벨의 신호 (R1) 에 응답하여 래치 회로 (66) 가 리셋되고, 래치 회로 (66) 는 하이 레벨의 신호 (Q1) 를 출력한다.
다음, 신호 (S1) 가 로우 레벨이 되는 것에 응답하여, 래치 회로 (67) 는 하이 레벨의 신호 (Q1) 를 래치하고, 하이 레벨의 신호 (LOCK) 를 출력한다. 그 다음, 신호 (S1) 가 다시 하이 레벨이 될 때, 래치 회로 (66) 는 로우 레벨의 신호 (Q1) 를 출력한다. 신호 (S1 및 S2) 가 동기하여 하이 레벨이 되지 않으면, 래치 회로 (66) 는 리셋되지 않기 때문에, 래치 회로 (66) 는 계속해서 로우 레벨의 신호 (Q1) 를 출력한다. 래치 회로 (67) 는 신호 (S1) 의 하강에 응답하여 로우 레벨 신호 (Q1) 를 래치하고, 로우 레벨의 신호 (LOCK) 를 출력한다.
주파수 오차가 소정의 범위 내인 경우, 신호 (LOCK) 는 하이 레벨이고, 주파수 오차가 소정의 범위를 초과할 경우, 신호 (LOCK) 는 로우 레벨이다. 제 7 실시예에 따르면, 주파수 오차의 범위는 지연 회로에 의해 임의적으로 설정될 수 있다. 따라서, 제 5 실시예에서와 같이, PLL 회로의 로크와 로크 해제 양자의 검출이 가능해진다.
도 16 은 본 발명의 제 8 실시예의 로크 검출 회로의 회로도를 보여준다.
제 8 실시예의 로크 검출 회로는 래치 회로 (71 내지 78), 멀티플렉서 (79 및 80) 및 OR 회로 (81) 로 구성된다. 래치 회로 (71) 는 플립-플롭 회로와 인버터로 구성된다. 래치 회로 (72) 또한 플립-플롭 회로와 인버터로 구성된다.래치 회로 (73) 도 또한 플립-플롭 회로와 인버터로 구성된다. 래치 회로 (74) 는 플립-플롭으로 구성된다. 래치 회로 (75) 는 플립-플롭 회로와 인버터로 구성된다. 래치 회로 (76) 는 플립-플롭 회로만으로 구성된다. 래치 회로 (77) 는 플립-플롭 회로와 인버터로 구성된다. 래치 회로 (78) 도 또한 플립-플롭 회로와 인버터로 구성된다.
래치 회로 (71) 의 입력 핀 (D) 으로 하이 레벨의 전압이 공급된다. 래치 회로 (71) 의 클록 입력 핀으로 신호 (fR1) 가 공급된다. 래치 회로 (75) 로부터 출력되는 출력 신호 (Q3) 가 래치 회로 (71) 의 리셋 입력 핀으로 공급된다. 래치 회로 (71) 는 신호 (fR1) 의 하강에 응답하여 하이 레벨의 신호 (Q1) 를 출력하고, 하이 레벨의 신호 (Q3) 입력에 응답하여 로우 레벨의 신호 (Q1) 를 출력한다.
래치 회로 (71) 의 출력이 래치 회로 (73) 의 입력 핀 (D) 으로 접속되어 있어, 신호 (Q1) 가 래치 회로 (73) 로 공급된다. 래치 회로 (73) 의 클록 입력 핀으로 신호 (fvco) 가 공급된다. 래치 회로 (73) 는 신호 (fvco) 의 하강에 응답하여 신호 (Q1) 를 래치하고, 신호 (Q2) 를 출력한다.
래치 회로 (72) 의 입력 핀 (D) 으로 하이 레벨의 전압이 공급된다. 래치 회로 (72) 의 클록 입력 핀으로 신호 (fp1) 가 공급된다. 래치 회로 (76) 로부터 출력되는 출력 신호 (Q6) 가 래치 회로 (72) 의 리셋 입력 핀으로 공급된다. 래치 회로 (72) 는 신호 (fp1) 의 하강에 응답하여 하이 레벨의 신호 (Q4) 를 출력하고, 하이 레벨의 신호 (Q6) 입력에 응답하여 로우 레벨의 신호 (Q4) 를 출력한다.
래치 회로 (72) 의 출력이 래치 회로 (74) 의 입력 핀 (D) 으로 접속되어 있어, 신호 (Q4) 가 래치 회로 (74) 로 공급된다. 래치 회로 (74) 의 클록 입력 핀으로 신호 (fvco) 가 공급된다. 래치 회로 (74) 는 신호 (fvco) 의 상승에 응답하여 신호 (Q4) 를 래치하고, 신호 (Q5) 를 출력한다.
멀티플렉서 회로 (79) 는, 신호 (LOCK) 가 공급되는 인버터, 인버터의 출력 신호와 신호 (Q1) 가 공급되는 제 1 AND 게이트, 신호 (Q2) 와 신호 (LOCK) 가 공급되는 제 2 AND 게이트 및 제 1 AND 게이트와 제 2 AND 게이트가 접속되는 OR 게이트로 구성된다.
멀티플렉서 회로 (80) 는, 신호 (LOCK) 가 공급되는 인버터, 인버터의 출력 신호와 신호 (Q4) 가 공급되는 제 1 AND 게이트, 신호 (Q5) 와 신호 (LOCK) 가 공급되는 제 2 AND 게이트 및 제 1 AND 게이트와 제 2 AND 게이트가 접속되는 OR 게이트로 구성된다.
멀티플렉서 회로 (79) 로부터 출력되는 신호 (M1) 가 래치 회로 (75) 의 입력 핀 (D) 으로 공급된다. 래치 회로 (75) 의 클록 입력 핀으로 신호 (fvco) 가 공급된다. 래치 회로 (75) 는 신호 (fvco) 의 하강에 응답하여 신호 (M1) 를 래치하고 신호 (Q3) 를 출력하는 회로이다. 래치 회로 (76) 는 신호 (fvco) 의 하강에 응답하여 신호 (M2) 를 래치하고 신호 (Q6) 를 출력하는 회로이다.
래치 회로 (75) 의 출력이 래치 회로 (77) 의 입력 핀 (D) 으로 접속되어 있어, 신호 (Q3) 가 래치 회로 (77) 로 공급된다. 래치 회로 (77) 의 클록 입력 핀은 래치 회로 (76) 의 출력으로 접속되어 있어, 신호 (Q6) 가 래치 회로 (77) 로 공급된다. 래치 회로 (77) 는 신호 (Q6) 의 하강에 응답하여 신호 (Q3) 를 래치하고 신호 (Q7) 를 출력한다.
래치 회로 (76) 의 출력이 래치 회로 (78) 의 입력 핀 (D) 으로 접속되어 있어, 신호 (Q6) 가 래치 회로 (78) 로 공급된다. 래치 회로 (78) 의 클록 입력 핀은 래치 회로 (75) 의 출력으로 접속되어 있어, 신호 (Q3) 가 래치 회로 (78) 로 공급된다. 래치 회로 (78) 는 신호 (Q3) 의 하강에 응답하여 신호 (Q6) 를 래치하고 신호 (Q8) 를 출력한다.
OR 회로 (81) 는 래치 회로 (77) 의 출력과 래치 회로 (78) 의 출력으로 접속되어 있다. 신호들 (Q7 및 Q8) 이 OR 회로 (81) 로 공급된다. OR 회로 (81) 는 신호들 (Q7 및 Q8) 에 대한 OR 동작의 결과 신호 (LOCK) 를 출력한다.
도 17 은 제 8 실시예의 로크 검출 회로의 타이밍도를 보여준다. 도 15 를 참조하여 제 8 실시예의 동작이 설명된다.
도 17 에 도시된 바와 같이, 신호 (fR1) 가 하강하면 래치 회로 (71) 는 하이 레벨의 신호 (Q1) 를 출력한다. 이 경우, 신호 (LOCK) 가 로우 레벨이면 멀티플렉서 회로 (79) 는 신호 (Q1) 를 선택하여 출력한다. 래치 회로 (75) 는 신호 (fvco) 의 하강시에 하이 레벨의 신호 (Q1) 를 래치하고 하이 레벨의 신호 (Q3) 를 출력한다. 하이 레벨의 신호 (Q3) 에 응답하여 래치 회로 (71) 가 리셋되고, 래치 회로 (71) 는 로우 레벨의 신호 (Q1) 를 출력한다. 래치 회로 (75) 는 신호 (fvco) 의 다음 하강시에 로우 레벨의 신호 (Q3) 를 출력한다. 이런 식으로, 신호 (fvco) 의 한 주기 폭을 가진 하이 레벨의 신호 (Q3) 가 생성된다.
신호 (fp1) 가 하강하면, 래치 회로 (72) 는 하이 레벨의 신호 (Q4) 를 출력한다. 이 때, 신호 (LOCK) 가 로우 레벨이면, 멀티플렉서 회로 (80) 는 신호 (Q4) 를 선택하고 출력한다. 래치 회로 (74) 는 신호 (fvco) 의 상승시에 하이 레벨의 신호 (Q4) 를 래치하고 신호 (Q5) 를 출력한다. 래치 회로 (76) 는 신호 (fvco) 의 상승시에 하이 레벨의 신호 (Q4) 를 래치하고 하이 레벨의 신호 (Q6) 를 출력한다. 하이 레벨의 신호 (Q6) 에 응답하여 래치 회로 (72) 는 리셋되고, 래치 회로 (72) 는 로우 레벨의 신호 (Q4) 를 출력한다. 래치 회로 (74) 는 신호 (fvco) 의 상승시에 로우 레벨의 신호 (Q4) 를 래치하고, 래치 회로 (74) 는 로우 레벨의 신호 (Q5) 를 출력한다. 이 때, 멀티플렉서 (80) 로 로우 레벨의 신호 (LOCK) 가 입력되기 때문에, 래치 회로 (76) 는 신호 (fvco) 의 다음 상승시에 로우 레벨의 신호 (Q5) 를 래치하고 신호 (Q6) 를 출력한다. 이런 식으로, 신호 (fvco) 의 2 사이클 폭을 가진 하이 레벨의 신호 (Q6) 가 생성된다.
신호 (Q3) 또는 신호 (Q6) 의 하강으로 인해 신호 (Q6) 또는 신호 (Q3) 가 하이 레벨이 된다면, 래치 회로 (78) 또는 래치 회로 (79) 의 출력 신호인 신호 (Q7) 또는 신호 (Q8) 가 하이 레벨이 되고, 따라서 신호 (LOCK) 가 하이 레벨이 된다. 이런 식으로, 신호 (fR1) 와 신호 (fp1) 의 위상차가, 위상차 (H) 로 도시된 바와 같이, 신호 (fvco) 의 한 사이클 범위 내라고 판단될 경우, 신호 (LOCK) 는 하이 레벨이 된다.
다음, 도 18 에 도시된 바와 같이, 신호 (LOCK) 가 하이 레벨이라면, 신호 (fR1) 가 하강할 때 신호 (Q1) 는 하이 레벨이 된다. 그 다음, 신호 (fvco) 의 다음 하강시에 신호 (Q2) 는 하이 레벨이 된다. 이 때, 신호 (LOCK) 가 하이 레벨이기 때문에, 멀티플렉서 회로 (79) 는 신호 (Q2) 를 선택하고, 신호 (fvco) 의 다음 하강시에 신호 (Q3) 는 하이 레벨이 된다. 신호 (Q3) 가 하이 레벨이되면 래치 회로 (71) 는 리셋되고, 신호 (Q1) 는 로우 레벨이 된다. 신호 (fvco) 의 다음 하강시에 신호 (Q2) 는 로우 레벨이 된다. 신호 (fvco) 의 다음 하강시에 신호 (Q3) 는 로우 레벨이 된다. 이런 식으로, 신호 (fvco) 의 2사이클 폭을 가진 신호 (Q3) 가 생성된다.
신호 (fp1) 가 하강하면, 신호 (Q4) 는 하이 레벨이 된다. 그 다음, 신호 (fvco) 의 다음 상승시에 신호 (Q5) 는 하이 레벨이 된다. 이 때, 신호 (LOCK) 가 하이 레벨이기 때문에, 멀티플렉서 회로 (80) 는 신호 (Q5) 를 선택하고, 신호 (fvco) 의 다음 상승시에 신호 (Q6) 는 하이 레벨이 된다. 신호 (Q6)가 하이 레벨로 되면 래치 회로 (72) 가 리셋되고, 신호 (Q4) 는 로우 레벨이 된다. 신호 (fvco) 의 다음 상승시에 신호 (Q5) 는 로우 레벨이 된다. 이 때, 신호 (LOCK) 가 로우 레벨이기 때문에, 신호 (Q6) 는 로우 레벨이 된다. 이런 식으로, 신호 (fvco) 의 한 사이클 폭을 가진 신호 (Q6) 가 생성된다. 신호 (Q6) 또는 신호 (Q3) 의 하강 때문에 신호 (Q3) 또는 신호 (Q6) 가 하이 레벨이 되면, 신호 (Q7) 또는 신호 (Q8) 는 하이 레벨이 되고, 신호 (LOCK) 는 하이 레벨을 계속 유지한다.
신호 (LOCK) 가 하이 레벨일 때, 신호 (fR1) 와 신호 (fp1) 사이의 위상차가 신호 (fvco) 의 두 사이클보다 작다면, 주파수가 로크된 것으로 판단된다. 이 경우, 도 17 에서 위상차 (I) 로 도시된 바와 같이, 하이 레벨의 신호 (LOCK) 가 계속된다. 신호 (fR1) 와 신호 (fp1) 사이의 위상차가 신호 (fvco) 의 두 사이클보다 크다면, 로크가 해제된 것으로 판단하고, 도 18 에서 위상차 (J) 로 도시된 바와 같이, 신호 (LOCK) 는 로우 레벨이 된다.
제 8 실시예에 의하면, 주파수 오차가 100/N % 의 범위 내인 경우, 주파수가 로크되어 있다고 판단하고, 로크 검출 회로는 하이 레벨의 신호 (LOCK) 를 출력한다. 주파수 오차가 200/N % 의 범위보다 큰 경우, 주파수의 로크가 해제된 것으로 판단하고, 로크 검출 회로는 로우 레벨의 신호 (LOCK) 를 출력한다. 따라서, 안정한 로크 검출 신호를 얻을 수 있다.
제 8 실시예는, 주변 회로에 대한 제어 신호로서 신호 (LOCK) 를 사용하기가 쉬워진다는 이점을 가진다.
제 1 및 제 2 실시예에서는, 신호 (fp1) 를 생성하는 회로로서 RS 래치 회로 (5) 가 사용되었다. 제 1 및 제 2 실시예에서 신호 (fp1) 를 생성하는 회로로서 플립-플롭 회로 등을 사용할 수도 있다.
본 발명이 예시적인 실시예의 방법으로 설명되긴 했지만, 부가된 청구범위로만 규정된 본 발명의 원리와 범위를 벗어나지 않으면서, 당업자에 의해 많은 변화와 대체가 행해질 수 있다.
상술된 바와 같이, 본 발명의 위상 동기 루프 회로는, 기준 클록 신호를 분주함으로써 발생되는 제 1 분주 신호와 전압 제어 발진기로부터 출력되는 출력 신호에 근거하여 발생되는 리셋 신호에 응답하여 리셋된다. 따라서, 본 발명의 위상 동기 루프 회로는 전압 제어 발진기의 출력 신호에 대한 주파수와 위상을 짧은 시간 내에 기준 클록 신호의 주파수와 위상으로 조정할 수 있다.

Claims (16)

  1. 기준 클록 신호를 분주함으로써 생성된 제 1 분주 신호의 위상과 제 2 분주 신호의 위상을 비교하여, 비교 결과에 응답한 신호를 출력하는 위상 비교기;
    상기 위상 비교기의 출력 신호에 기초를 둔 전압을 출력하는 로우-패스 필터;
    상기 로우-패스 필터로부터 출력되는 전압에 기초를 둔 주파수를 가진 신호를 출력하는 전압 제어 발진기; 및
    상기 제 1 분주 신호와 상기 전압 제어 발진기로부터 출력되는 상기 출력 신호에 기초하여 생성되는 리셋 신호에 응답하여, 제 1 레벨의 상기 제 2 분주 신호를 출력하고, 상기 리셋 신호를 입력한 뒤, 상기 전압 제어 발진기의 상기 출력 신호의 펄스 수가 소정 회수에 도달했을때, 제 2 레벨의 상기 제 2 분주 신호를 출력하는 분주 회로를 구비하는 것을 특징으로 하는 PLL 회로.
  2. 기준 클록 신호를 분주함으로써 생성되는 제 1 분주 신호의 위상과 제 2 분주 신호의 위상을 비교하고, 비교 결과에 응답한 신호를 출력하는 제 1 위상 비교기;
    상기 제 1 분주 신호를 반전한 신호의 위상과 제 3 분주 신호의 위상을 비교하고, 비교 결과에 응답한 신호를 출력하는 제 2 위상 비교기;
    상기 제 1 위상 비교기와 상기 제 2 위상 비교기의 상기 출력 신호에 기초를 둔 전압을 출력하는 로우-패스 필터;
    상기 로우-패스 필터로부터 출력되는 상기 전압에 기초를 둔 주파수를 가진 신호를 출력하는 전압 제어 발진기;
    상기 제 1 분주 신호와 상기 전압 제어 발진기의 상기 출력 신호에 기초하여 생성되는 제 1 리셋 신호에 응답하여, 제 1 레벨의 상기 제 2 분주 신호를 출력하고, 상기 제 1 리셋 신호를 입력한 뒤, 상기 전압 제어 발진기의 상기 출력 신호의 펄스 수가 소정 회수에 도달했을때, 제 2 레벨의 상기 제 2 분주 신호를 출력하는 제 1 분주 회로; 및
    상기 제 1 분주 신호와 상기 전압 제어 발진기의 상기 출력 신호에 기초하여 생성되는 제 2 리셋 신호에 응답하여, 제 1 레벨의 상기 제 3 분주 신호를 출력하고, 상기 제 1 리셋 신호를 입력한 뒤, 상기 전압 제어 발진기의 상기 출력 신호의 펄스 수가 소정 회수에 도달했을때, 제 2 레벨의 상기 제 3 분주 신호를 출력하는 제 2 분주 회로를 구비하는 것을 특징으로 하는 PLL 회로.
  3. 제 1 항에 있어서, 상기 제 1 분주 신호와 상기 제 2 분주 신호에 응답하여, 상기 제 1 분주 신호와 상기 제 2 분주 신호 사이의 위상차가 소정의 범위 내인 경우, 로크 검출 신호를 출력하는 로크 검출 회로를 더 구비하는 것을 특징으로 하는 PLL 회로.
  4. 제 3 항에 있어서, 상기 로크 검출 회로는 제 1 래치 회로, 제 2 래치 회로, 제 3 래치 회로, 제 4 래치 회로 및 게이트 회로를 가지며;
    상기 제 1 래치 회로는 상기 제 1 분주 신호에 응답하여 소정 레벨의 전압을 래치하고, 상기 제 2 래치 회로의 출력 신호에 응답하여 리셋되며;
    상기 제 2 래치 회로는 상기 전압 제어 발진기의 출력 신호에 응답하여 상기제 1 래치 회로의 출력 신호를 래치하며;
    상기 제 3 래치 회로는 상기 제 2 분주 신호에 응답하여 상기 소정 레벨의 전압을 래치하고, 상기 제 4 래치 회로의 출력 신호에 응답하여 리셋되며;
    상기 제 4 래치 회로는 상기 전압 제어 발진기의 출력 신호에 응답하여 상기제 3 래치 회로의 출력 신호를 래치하며; 그리고
    상기 게이트 회로는 상기 제 2 래치 회로의 상기 출력 신호와 상기 제 3 래치 회로의 상기 출력 신호에 대한 AND 연산의 결과가 되는 신호를 출력하는 것을 특징으로 하는 PLL 회로.
  5. 제 3 항에 있어서, 상기 로크 검출 회로는 제 1 지연 회로, 제 2 지연 회로,제 1 게이트 회로, 제 2 게이트 회로 및 제 3 게이트 회로를 가지며;
    상기 제 1 지연 회로는 상기 제 1 분주 신호를 지연시킨 신호를 출력하며;
    상기 제 2 지연 회로는 상기 제 2 분주 신호를 지연시킨 신호를 출력하며;
    상기 제 1 게이트 회로는 상기 제 1 분주 신호를 반전시킨 신호와 상기 제 1 지연 회로의 상기 출력 신호에 대한 AND 연산의 결과가 되는 신호를 출력하며;
    상기 제 2 게이트 회로는 상기 제 2 분주 신호를 반전시킨 신호와 상기 제 2 지연 회로의 상기 출력 신호에 대한 AND 연산의 결과가 되는 신호를 출력하며; 그리고
    상기 제 3 게이트 회로는 상기 제 1 게이트 회로의 상기 출력 신호와 상기 제 2 게이트 회로의 상기 출력 신호에 대한 AND 연산의 결과가 되는 로크 검출 신호를 출력하는 것을 특징으로 하는 PLL 회로.
  6. 제 3 항에 있어서, 상기 로크 검출 회로는 제 1 래치 회로, 제 2 래치 회로, 제 3 래치 회로, 제 4 래치 회로, 제 5 래치 회로, 제 6 래치 회로 및 게이트 회로를 가지며;
    상기 제 1 래치 회로는 상기 제 1 분주 신호에 응답하여 소정 레벨의 전압을 래치하고, 상기 제 2 래치 회로의 출력 신호에 응답하여 리셋되며;
    상기 제 2 래치 회로는 상기 전압 제어 발진기의 상기 출력 신호에 응답하여 상기 제 1 래치 회로의 출력 신호를 래치하며;
    상기 제 3 래치 회로는 상기 제 2 분주 신호에 응답하여 상기 소정 레벨의 전압을 래치하고, 상기 제 4 래치 회로의 출력 신호에 응답하여 리셋되며;
    상기 제 4 래치 회로는 상기 전압 제어 발진기의 상기 출력 신호에 응답하여 상기 제 3 래치 회로의 출력 신호를 래치하며;
    상기 제 5 래치 회로는 상기 제 2 래치 회로의 상기 출력 신호에 응답하여 상기 제 4 래치 회로의 출력 신호롤 래치하며;
    상기 제 6 래치 회로는 상기 제 2 래치 회로의 상기 출력 신호에 응답하여 상기 제 4 래치 회로의 상기 출력 신호를 래치하며; 그리고
    상기 게이트 회로는 상기 제 5 래치 회로의 출력 신호와 상기 제 6 래치 회로의 출력 신호에 대한 OR 연산의 결과가 되는 로크 검출 신호를 출력하는 것을 특징으로 하는 PLL 회로.
  7. 제 3 항에 있어서, 상기 로크 검출 회로는 제 1 래치 회로, 제 2 래치 회로, 제 3 래치 회로, 제 4 래치 회로, 제 5 래치 회로, 제 6 래치 회로 및 게이트 회로를 가지며;
    상기 제 1 래치 회로는 상기 제 1 분주 신호에 응답하여 소정 레벨의 전압을 래치하고, 상기 제 2 래치 회로의 출력 신호에 응답하여 리셋되며;
    상기 제 2 래치 회로는 상기 전압 제어 발진기의 상기 출력 신호에 응답하여 상기 제 1 래치 회로의 출력 신호를 래치하며;
    상기 제 3 래치 회로는 상기 제 2 분주 신호에 응답하여 상기 소정 레벨의 전압을 래치하고, 상기 제 4 래치 회로의 출력 신호에 응답하여 리셋되며;
    상기 제 4 래치 회로는 상기 전압 제어 발진기의 상기 출력 신호에 응답하여 상기 제 3 래치 회로의 출력 신호를 래치하며;
    상기 제 5 래치 회로는 상기 제 4 래치 회로의 상기 출력 신호에 응답하여 상기 제 2 출력 신호롤 래치하며;
    상기 제 6 래치 회로는 상기 제 2 래치 회로의 상기 출력 신호에 응답하여 상기 제 4 래치 회로의 상기 출력 신호를 래치하며; 그리고
    상기 게이트 회로는 상기 제 5 래치 회로의 출력 신호와 상기 제 6 래치 회로의 출력 신호에 대한 OR 연산의 결과가 되는 로크 검출 신호를 출력하는 것을 특징으로 하는 PLL 회로.
  8. 제 3 항에 있어서, 상기 로크 검출 회로는, 제 1 지연 회로, 제 2 지연 회로, 제 1 게이트 회로, 제 2 게이트 회로, 제 3 게이트 회로, 제 1 래치 회로 및 제 2 래치 회로를 가지며;
    상기 제 1 지연 회로는 상기 제 1 분주 신호를 지연시킨 신호를 출력하며;
    상기 제 2 지연 회로는 상기 제 2 분주 신호를 지연시킨 신호를 출력하며;
    상기 제 1 게이트 회로는 상기 제 1 분주 신호를 반전시킨 신호와 상기 제 1 지연 회로의 상기 출력 신호에 대한 AND 연산의 결과가 되는 신호를 출력하며;
    상기 제 2 게이트 회로는 상기 제 2 분주 신호를 반전시킨 신호와 상기 제 2 지연 회로의 상기 출력 신호에 대한 AND 연산의 결과가 되는 신호를 출력하며;
    상기 제 3 게이트 회로는 상기 제 1 게이트 회로의 상기 출력 신호와 상기 제 2 게이트 회로의 상기 출력 신호에 대한 AND 연산의 결과가 되는 신호를 출력하며;
    상기 제 1 래치 회로는 상기 제 1 게이트 회로의 상기 출력 신호에 응답하여 소정 레벨의 신호를 출력하고, 상기 제 3 게이트 회로의 상기 출력 신호에 응답하여 리셋되며; 그리고
    상기 제 2 래치 회로는 상기 제 1 게이트 회로의 상기 출력 신호에 응답하여 상기 제 1 래치 회로의 상기 출력 신호를 래치하고, 로크 검출 신호를 출력하는 것을 특징으로 하는 PLL 회로.
  9. 제 3 항에 있어서, 상기 로크 검출 회로는 제 1 래치 회로, 제 2 래치 회로, 제 3 래치 회로, 제 4 래치 회로, 제 5 래치 회로, 제 6 래치 회로, 제 7 래치 회로, 제 8 래치 회로, 제 1 멀티플렉서, 제 2 멀티플렉서 및 게이트 회로를 가지며;
    상기 제 1 래치 회로는 상기 제 1 분주 신호에 응답하여 소정 레벨의 전압을 래치하고, 상기 제 5 래치 회로의 출력 신호에 응답하여 리셋되며;
    상기 제 2 래치 회로는 상기 전압 제어 발진기의 상기 출력 신호에 응답하여 상기 제 1 래치 회로의 출력 신호를 래치하며;
    상기 제 3 래치 회로는 상기 제 2 분주 신호에 응답하여 상기 소정 레벨의 전압을 래치하고, 상기 제 6 래치 회로의 출력 신호에 응답하여 리셋되며;
    상기 제 4 래치 회로는 상기 전압 제어 발진기의 상기 출력 신호에 응답하여상기 제 3 래치 회로의 출력 신호를 래치하며;
    상기 제 1 멀티플렉서는 상기 제 6 래치 회로의 상기 출력 신호에 응답하여 상기 제 1 래치 회로의 상기 출력 신호 또는 상기 제 2 래치 회로의 상기 출력 신호를 출력하며;
    상기 제 2 멀티플렉서는 상기 제 6 래치 회로의 상기 출력 신호에 응답하여 상기 제 3 래치 회로의 상기 출력 신호 또는 상기 제 4 래치 회로의 상기 출력 신호를 출력하며;
    상기 제 5 래치 회로는 상기 전압 제어 발진기의 상기 출력 신호에 응답하여 상기 제 1 멀티플렉서의 상기 출력 신호를 래치하며;
    상기 제 6 래치 회로는 상기 전압 제어 발진기의 상기 출력 신호에 응답하여 상기 제 2 멀티플렉서의 상기 출력 신호를 래치하며;
    상기 제 7 래치 회로는 상기 제 6 래치 회로의 상기 출력 신호에 응답하여 상기 제 5 래치 회로의 상기 출력 신호를 래치하며;
    상기 제 8 래치 회로는 상기 제 5 래치 회로의 상기 출력 신호에 응답하여 상기 제 6 래치 회로의 상기 출력 신호를 래치하며; 그리고
    상기 게이트 회로는 상기 제 7 래치 회로의 상기 출력 신호와 상기 제 8 래치 회로의 상기 출력 신호에 대한 OR 연산의 결과가 되는 로크 검출 신호를 출력하는 것을 특징으로 하는 PLL 회로.
  10. 제 2 항에 있어서, 상기 제 1 분주 신호와 상기 제 2 분주 신호에 응답하여, 상기 제 1 분주 신호와 상기 제 2 분주 신호 사이의 위상차가 소정의 범위 내인 경우, 로크 검출 신호를 출력하는 로크 검출 회로를 더 구비하는 것을 특징으로 하는 PLL 회로.
  11. 제 10 항에 있어서, 상기 로크 검출 회로는 제 1 래치 회로, 제 2 래치 회로, 제 3 래치 회로, 제 4 래치 회로 및 게이트 회로를 가지며;
    상기 제 1 래치 회로는 상기 제 1 분주 신호에 응답하여 소정 레벨의 전압을 래치하고, 상기 제 2 래치 회로의 출력 신호에 응답하여 리셋되며;
    상기 제 2 래치 회로는 상기 전압 제어 발진기의 출력 신호에 응답하여 상기제 1 래치 회로의 출력 신호를 래치하며;
    상기 제 3 래치 회로는 상기 제 2 분주 신호에 응답하여 상기 소정 레벨의 전압을 래치하고, 상기 제 4 래치 회로의 출력 신호에 응답하여 리셋되며;
    상기 제 4 래치 회로는 상기 전압 제어 발진기의 출력 신호에 응답하여 상기제 3 래치 회로의 출력 신호를 래치하며; 그리고
    상기 게이트 회로는 상기 제 2 래치 회로의 상기 출력 신호와 상기 제 3 래치 회로의 상기 출력 신호에 대한 AND 연산의 결과가 되는 신호를 출력하는 것을 특징으로 하는 PLL 회로.
  12. 제 10 항에 있어서, 상기 로크 검출 회로는 제 1 지연 회로, 제 2 지연 회로,제 1 게이트 회로,제 2 게이트 회로 및 제 3 게이트 회로를 가지며;
    상기 제 1 지연 회로는 상기 제 1 분주 신호를 지연시킨 신호를 출력하며;
    상기 제 2 지연 회로는 상기 제 2 분주 신호를 지연시킨 신호를 출력하며;
    상기 제 1 게이트 회로는 상기 제 1 분주 신호를 반전시킨 신호와 상기 제 1 지연 회로의 상기 출력 신호에 대한 AND 연산의 결과가 되는 신호를 출력하며;
    상기 제 2 게이트 회로는 상기 제 2 분주 신호를 반전시킨 신호와 상기 제 2 지연 회로의 상기 출력 신호에 대한 AND 연산의 결과가 되는 신호를 출력하며; 그리고
    상기 제 3 게이트 회로는 상기 제 1 게이트 회로의 상기 출력 신호와 상기 제 2 게이트 회로의 상기 출력 신호에 대한 AND 연산의 결과가 되는 로크 검출 신호를 출력하는 것을 특징으로 하는 PLL 회로.
  13. 제 10 항에 있어서, 상기 로크 검출 회로는 제 1 래치 회로, 제 2 래치 회로, 제 3 래치 회로, 제 4 래치 회로, 제 5 래치 회로, 제 6 래치 회로 및 게이트 회로를 가지며;
    상기 제 1 래치 회로는 상기 제 1 분주 신호에 응답하여 소정 레벨의 전압을 래치하고, 상기 제 2 래치 회로의 출력 신호에 응답하여 리셋되며;
    상기 제 2 래치 회로는 상기 전압 제어 발진기의 상기 출력 신호에 응답하여 상기 제 1 래치 회로의 출력 신호를 래치하며;
    상기 제 3 래치 회로는 상기 제 2 분주 신호에 응답하여 상기 소정 레벨의 전압을 래치하고, 상기 제 4 래치 회로의 출력 신호에 응답하여 리셋되며;
    상기 제 4 래치 회로는 상기 전압 제어 발진기의 상기 출력 신호에 응답하여 상기 제 3 래치 회로의 출력 신호를 래치하며;
    상기 제 5 래치 회로는 상기 제 2 래치 회로의 상기 출력 신호에 응답하여 상기 제 4 래치 회로의 출력 신호롤 래치하며;
    상기 제 6 래치 회로는 상기 제 2 래치 회로의 상기 출력 신호에 응답하여 상기 제 4 래치 회로의 상기 출력 신호를 래치하며; 그리고
    상기 게이트 회로는 상기 제 5 래치 회로의 출력 신호와 상기 제 6 래치 회로의 출력 신호에 대한 OR 연산의 결과가 되는 로크 검출 신호를 출력하는 것을 특징으로 하는 PLL 회로.
  14. 제 10 항에 있어서, 상기 로크 검출 회로는 제 1 래치 회로, 제 2 래치 회로, 제 3 래치 회로, 제 4 래치 회로, 제 5 래치 회로, 제 6 래치 회로 및 게이트 회로를 가지며;
    상기 제 1 래치 회로는 상기 제 1 분주 신호에 응답하여 소정 레벨의 전압을 래치하고, 상기 제 2 래치 회로의 출력 신호에 응답하여 리셋되며;
    상기 제 2 래치 회로는 상기 전압 제어 발진기의 상기 출력 신호에 응답하여 상기 제 1 래치 회로의 출력 신호를 래치하며;
    상기 제 3 래치 회로는 상기 제 2 분주 신호에 응답하여 상기 소정 레벨의 전압을 래치하고, 상기 제 4 래치 회로의 출력 신호에 응답하여 리셋되며;
    상기 제 4 래치 회로는 상기 전압 제어 발진기의 상기 출력 신호에 응답하여 상기 제 3 래치 회로의 출력 신호를 래치하며;
    상기 제 5 래치 회로는 상기 제 4 래치 회로의 상기 출력 신호에 응답하여 상기 제 2 출력 신호롤 래치하며;
    상기 제 6 래치 회로는 상기 제 2 래치 회로의 상기 출력 신호에 응답하여 상기 제 4 래치 회로의 상기 출력 신호를 래치하며; 그리고
    상기 게이트 회로는 상기 제 5 래치 회로의 출력 신호와 상기 제 6 래치 회로의 출력 신호에 대한 OR 연산의 결과가 되는 로크 검출 신호를 출력하는 것을 특징으로 하는 PLL 회로.
  15. 제 10 항에 있어서, 상기 로크 검출 회로는, 제 1 지연 회로, 제 2 지연 회로, 제 1 게이트 회로, 제 2 게이트 회로, 제 3 게이트 회로, 제 1 래치 회로 및 제 2 래치 회로를 가지며;
    상기 제 1 지연 회로는 상기 제 1 분주 신호를 지연시킨 신호를 출력하며;
    상기 제 2 지연 회로는 상기 제 2 분주 신호를 지연시킨 신호를 출력하며;
    상기 제 1 게이트 회로는 상기 제 1 분주 신호를 반전시킨 신호와 상기 제 1 지연 회로의 상기 출력 신호에 대한 AND 연산의 결과가 되는 신호를 출력하며;
    상기 제 2 게이트 회로는 상기 제 2 분주 신호를 반전시킨 신호와 상기 제 2 지연 회로의 상기 출력 신호에 대한 AND 연산의 결과가 되는 신호를 출력하며;
    상기 제 3 게이트 회로는 상기 제 1 게이트 회로의 상기 출력 신호와 상기 제 2 게이트 회로의 상기 출력 신호에 대한 AND 연산의 결과가 되는 신호를 출력하며;
    상기 제 1 래치 회로는 상기 제 1 게이트 회로의 상기 출력 신호에 응답하여 소정 레벨의 신호를 출력하고, 상기 제 3 게이트 회로의 상기 출력 신호에 응답하여 리셋되며; 그리고
    상기 제 2 래치 회로는 상기 제 1 게이트 회로의 상기 출력 신호에 응답하여 상기 제 1 래치 회로의 상기 출력 신호를 래치하고, 로크 검출 신호를 출력하는 것을 특징으로 하는 PLL 회로.
  16. 제 10 항에 있어서, 상기 로크 검출 회로는 제 1 래치 회로, 제 2 래치 회로, 제 3 래치 회로, 제 4 래치 회로, 제 5 래치 회로, 제 6 래치 회로, 제 7 래치 회로, 제 8 래치 회로, 제 1 멀티플렉서, 제 2 멀티플렉서 및 게이트 회로를 가지며;
    상기 제 1 래치 회로는 상기 제 1 분주 신호에 응답하여 소정 레벨의 전압을 래치하고, 상기 제 5 래치 회로의 출력 신호에 응답하여 리셋되며;
    상기 제 2 래치 회로는 상기 전압 제어 발진기의 상기 출력 신호에 응답하여 상기 제 1 래치 회로의 출력 신호를 래치하며;
    상기 제 3 래치 회로는 상기 제 2 분주 신호에 응답하여 상기 소정 레벨의 전압을 래치하고, 상기 제 6 래치 회로의 출력 신호에 응답하여 리셋되며;
    상기 제 4 래치 회로는 상기 전압 제어 발진기의 상기 출력 신호에 응답하여상기 제 3 래치 회로의 출력 신호를 래치하며;
    상기 제 1 멀티플렉서는 상기 제 6 래치 회로의 상기 출력 신호에 응답하여 상기 제 1 래치 회로의 상기 출력 신호 또는 상기 제 2 래치 회로의 상기 출력 신호를 출력하며;
    상기 제 2 멀티플렉서는 상기 제 6 래치 회로의 상기 출력 신호에 응답하여 상기 제 3 래치 회로의 상기 출력 신호 또는 상기 제 4 래치 회로의 상기 출력 신호를 출력하며;
    상기 제 5 래치 회로는 상기 전압 제어 발진기의 상기 출력 신호에 응답하여 상기 제 1 멀티플렉서의 상기 출력 신호를 래치하며;
    상기 제 6 래치 회로는 상기 전압 제어 발진기의 상기 출력 신호에 응답하여 상기 제 2 멀티플렉서의 상기 출력 신호를 래치하며;
    상기 제 7 래치 회로는 상기 제 6 래치 회로의 상기 출력 신호에 응답하여 상기 제 5 래치 회로의 상기 출력 신호를 래치하며;
    상기 제 8 래치 회로는 상기 제 5 래치 회로의 상기 출력 신호에 응답하여 상기 제 6 래치 회로의 상기 출력 신호를 래치하며; 그리고
    상기 게이트 회로는 상기 제 7 래치 회로의 상기 출력 신호와 상기 제 8 래치 회로의 상기 출력 신호에 대한 OR 연산의 결과가 되는 로크 검출 신호를 출력하는 것을 특징으로 하는 PLL 회로.
KR1020000011524A 1999-07-13 2000-03-08 위상 동기 루프 회로 KR100709518B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP99-199310 1999-07-13
JP11199310A JP2001028542A (ja) 1999-07-13 1999-07-13 Ｐｌｌ回路

Publications (2)

Publication Number Publication Date
KR20010014543A true KR20010014543A (ko) 2001-02-26
KR100709518B1 KR100709518B1 (ko) 2007-04-20

Family

ID=16405686

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000011524A KR100709518B1 (ko) 1999-07-13 2000-03-08 위상 동기 루프 회로

Country Status (4)

Country Link
US (2) US6456132B1 (ko)
JP (1) JP2001028542A (ko)
KR (1) KR100709518B1 (ko)
TW (1) TW445717B (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2816075B1 (fr) * 2000-10-30 2004-05-28 St Microelectronics Sa Generateur ameliore pour la production de signaux d'horloge
US7092474B2 (en) * 2001-09-18 2006-08-15 Broadcom Corporation Linear phase detector for high-speed clock and data recovery
US6633185B2 (en) * 2001-10-16 2003-10-14 Altera Corporation PLL/DLL circuitry programmable for high bandwidth and low bandwidth applications
US6657464B1 (en) * 2002-04-25 2003-12-02 Applied Micro Circuits Corporation Method and circuit to reduce jitter generation in a PLL using a reference quadrupler, equalizer, and phase detector with control for multiple frequencies
JP4236998B2 (ja) * 2003-02-19 2009-03-11 株式会社神戸製鋼所 発振器
US7256635B2 (en) * 2002-12-13 2007-08-14 Nxp B.V. Low lock time delay locked loops using time cycle suppressor
US7336752B2 (en) 2002-12-31 2008-02-26 Mosaid Technologies Inc. Wide frequency range delay locked loop
US7855584B2 (en) * 2003-12-09 2010-12-21 St-Ericsson Sa Low lock time delay locked loops using time cycle suppressor
US6943599B2 (en) * 2003-12-10 2005-09-13 International Business Machines Corporation Methods and arrangements for a low power phase-locked loop
US8061566B2 (en) * 2007-04-26 2011-11-22 Sealed Air Corporation (Us) Metering dispensing system with improved valving to prevent accidental dispensing of liquid therefrom
EP2814177B1 (en) 2013-06-10 2015-09-23 Asahi Kasei Microdevices Corporation Phase-locked loop device with synchronization means

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4166979A (en) * 1976-05-10 1979-09-04 Schlumberger Technology Corporation System and method for extracting timing information from a modulated carrier
KR920011082A (ko) * 1990-11-28 1992-06-27 정몽헌 Pll의 위상비교기
JPH0548450A (ja) * 1991-08-08 1993-02-26 Fujitsu Ltd Ｐｌｌシンセサイザ回路
US5389897A (en) * 1993-03-22 1995-02-14 Compaq Computer Corporation Method of and apparatus for limiting the free running frequency in multiplying phase-locked loop circuits
JPH09289447A (ja) * 1996-04-22 1997-11-04 Sony Corp Ｐｌｌ回路
US5953386A (en) * 1996-06-20 1999-09-14 Lsi Logic Corporation High speed clock recovery circuit using complimentary dividers
KR19980056211A (ko) * 1996-12-28 1998-09-25 김영환 위상고정루프회로의 위상잠금상태 검출장치
JPH1168559A (ja) * 1997-08-20 1999-03-09 Nec Corp 位相同期ループ回路
KR100276083B1 (ko) * 1997-12-22 2000-12-15 정선종 주파수합성기의저잡음분주장치
JP3459561B2 (ja) * 1998-02-10 2003-10-20 三洋電機株式会社 位相比較器
JP2000244309A (ja) * 1999-02-18 2000-09-08 Mitsubishi Electric Corp クロック生成回路および半導体装置
US6281727B1 (en) * 2000-10-05 2001-08-28 Pericom Semiconductor Corp. Fine-tuning phase-locked loop PLL using variable resistor between dual PLL loops

Also Published As

Publication number Publication date
TW445717B (en) 2001-07-11
US6456132B1 (en) 2002-09-24
US6593787B2 (en) 2003-07-15
US20020167347A1 (en) 2002-11-14
JP2001028542A (ja) 2001-01-30
KR100709518B1 (ko) 2007-04-20

Similar Documents

Publication Publication Date Title
KR100411551B1 (ko) 멀티-위상 클럭을 발생시키기 위한 지연-동기 루프 및 그 방법
US7084681B2 (en) PLL lock detection circuit using edge detection and a state machine
JPH11163720A (ja) Ｐｌｌ回路
US7250803B2 (en) PLL output clock stabilization circuit
KR100709518B1 (ko) 위상 동기 루프 회로
US6897691B2 (en) Phase locked loop with low steady state phase errors and calibration circuit for the same
JP2006119123A (ja) 位相差検出装置
US20080116983A1 (en) Pll lock detection circuit and semiconductor device
US7319350B2 (en) Lock-detection circuit and PLL circuit using same
US6757349B1 (en) PLL frequency synthesizer with lock detection circuit
KR100630342B1 (ko) 락 검출기능을 구비한 위상동기루프 회로 및 위상동기루프회로의 락 검출방법
US9973195B2 (en) Local phase detection in realigned oscillator
KR960012921B1 (ko) 위상 록 루프 회로
US20050185747A1 (en) Phase detector with extended linear operating range
US6954510B2 (en) Phase-locked loop lock detector circuit and method of lock detection
JPH09214333A (ja) 半導体集積回路
US7109806B2 (en) Device and method for detecting phase difference and PLL using the same
US6990165B2 (en) Phase and frequency lock detector
US6411143B1 (en) Lock detector for a dual phase locked loop system
US6285260B1 (en) Phase-locked loop having circuit for synchronizing starting points of two counters
WO2017195615A1 (ja) 検出装置および検出方法
KR102205037B1 (ko) 글리치를 제거하기 위한 멀티 모듈러스 분주기 및 이를 포함하는 전자 장치
JP3079943B2 (ja) Ｐｌｌ回路
US11381247B1 (en) Method of detecting jitter in clock of apparatus and apparatus utilizing same
JPS60247330A (ja) アンロツク検出回路

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130321

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140319

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20160318

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20170322

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20180316

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee