TW445717B - Phase lock loop - Google Patents

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latch
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Shinichi Takatsuma
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Oki Micro Design Co Ltd
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Description

4 457 1 7 6034pif.doc/008 五、發明説明（1 ) 本發明是有關於一種PLL，鎖相迴路。本發明特別 是有關於一種PLL頻率合成器(synthesizer)。 習知PLL包括相位比較器，低通濾波器，電壓控制 振盪器，以及1/N除頻器。1/N除頻器包括至少一個計數 .器。1/N除頻器係將從電壓控制振盪器所輸出之時脈信號 fvco除頻，且將頻率爲時脈信號fvco之1/N之信號fp輸 出。相位比較器係比較參考時脈信號之相位與時脈信號 fvco之相位，且根據比較結果輸出一信號。低通濾波器係 將相位比較器之輸出信號之高頻雜訊除去。®壓控制振盪 器輸出時脈信號fvco,其頻率相關於從低通濾波器輸出之 輸出電壓。 習知1/N除頻器只將從電壓控制振盪器輸出之時脈 信號fvco除頻。1/N除頻器從時脈信號fp下降時，開始 計數時脈信號之脈衝N次。1/N除頻器接著將時脈信號fp 變爲低電位。如果時脈信號fp之下降係落後於參考時脈 信號之下降，則電壓控制振盪器回應於時脈信號fp與參 考時脈信號間之相位差而輸出頻率較高之時脈信號fvco。 在此，如果從1/N除頻器輸出之時脈信號fp之下降 係落後於參考時脈信號之下降，則従參考時脈信號之下降 時開始，1/N除頻器並不計數時脈信號fvco之脈衝。相反 地，從時脈信號fp之下降，其落後於參考時脈信號之下 降’ 1/N除頻器計數時脈信號fvco之脈衝。1/N除頻器接 著再次將時脈信號fp之電位變低。其次’時脈信號fvco 之頻率係重新被決定，根據下一次時脈信號fp之下降與 I___ 本紙張尺度適用中國固家標準（CNS ) A4規格（210X297公釐） A7 B7 ..445Π 6034pif.doc/008 五、發明説明（T ) 下一次參考時脈信號之下降間之時間差。 在此’下一次時脈信號fp之下降係相關於下一次時 脈信號fp之下降。因爲前一次時脈信號fp之下降開始計 數時脈信號fvco達N次後，時脈信號fp再次下降，所以 .下一次時脈信號fp之下降係相關於前一次時脈信號fp之 下降。 甚至’時脈信號fvco，係其根據下一次參考時脈信 號之下降與下一次時脈信號fp之下降而產生，係也相關 於前一次時脈信號fp之下降。 因此’如果前一次時脈信號之下降係落後於前一次 參考時脈信號之下降，時脈信號再次下降。此下降發生於 從前一次時脈信號fp之下降開始計數時脈信號fvco達N 次時’而非從前一次參考時脈信號之下降開始計數。因此， 在不使用具非常高頻率之時脈信號fvco之情況下，下一次 參考時脈信號之下降與下一次時脈信號fp之下降並不匹 配。因此’因爲要將參考時脈信號與時脈信號fp之頻率 與相位皆能匹配需要花時間，所以會有問題產生。 有鑑於此，本發明的目的就是在提供一種鎖相迴路， 其能克服習知技術之上述問題。此目的係由獨立項所描敘 之組合物所達成。依附項更定義本發明之優點與舉例性組 合物。 本發明之鎖相迴路包括：一相位比較器，其比較將 一參考時脈信號除頻所得之一第一除頻信號之相位與一第 二除頻信號之相位’並回應於比較結果而輸出一信號；一 5 A張纽適用中國國家標率（CNS ) A4規格h0x297公釐） --:- (請先閲讀背面之注意事項再填寫本頁) .裝. ,-ιτ. 經濟部智慧財產局員工消費合作社印製 Λ Α^β 7 ^ 1 -ff Α7 6034pif « doc/008 幻 五、發明説明（> ) 低通濾波器，其根據該相位比較器之該輸出信號而輸出一 電壓；一電壓控制振盪器，輸出一信號，其頻率係根據該 低通濾波器之輸出電壓而得；以及一除頻電路，其回應於 一重設信號而輸出該第二除頻信號之一第一電位，該重設 .信號之產生係根據該第一除頻信號與該電壓控制振盪器之 .該輸出信號，且在輸入該重設信號後，當該電壓控制振盪 器之該輸出信號之脈衝數量達一既定數量時，其輸出該第 二除頻信號之一第二電位。 爲讓本發明之上述目的、特徵、和優點能更明顯易 懂，下文特舉一較佳實施例，並配合所附圖式，作詳細說 明如下： 圖式之簡單說明： 第1圖繪示本發明第一實施例之PLL電路之電路圖。 第2圖繪示依照本發明第一實施例之時序圖。 第3圖繪示本發明第二實施例之PLL電路之電路圖。 第4圖繪示第二實施例之低通濾波器2之電路圖。 第5圖繪示依照本發明第二實施例之時序圖。 第6圖繪示本發明第三實施例之鎖相偵測電路之電 路圖。 第7圖繪示第三實施例之鎖相偵測電路之時序圖。 第8圖繪示本發明第四實施例之鎖相偵測電路之電 路圖。 第9圖繪示第四實施例之鎖相偵測電路之時序圖。 第10圖繪示本發明第五實施例之鎖相偵測電路之電 6 (請先聞讀背面之注意事f成寫本I) -裝.
、1T 厂線_ 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 4457 1 7 A? 6034pif.doc/008 D / 五、發明説明（k ) 路圖。 第n圖繪示第五實施例之鎖相偵測電路之時序圖。 第12圖繪示本發明第六實施例之鎖相偵測電路之電 路圖。 第13圖繪示第六實施例之鎖相偵測電路之時序圖。 第Μ圖繪示本發明第七實施例之鎖相偵測電路之電 路圖。 第15圖繪示第七實施例之鎖相偵測電路之時序圖。 第16圖繪示本發明第八實施例之鎖相偵測電路之電 路圖。 第17圖繪示第八實施例之鎖相偵測電路之時序圖。 第18圖繪示第八實施例之鎖相偵測電路之另一種時 序圖。 標號說明： 1、15 :相位比較器 2:低通濾波器 3:電壓控制振盪器 4、 11 : Ν相關計數器 5、 12 : RS閂鎖電路 6、 7 ' 8 :閂鎖電路 9、 13 :閘電路 10、 16 :或電路 14 :反相器
201 ' 203 ： PMOS 7 本紙張尺度適用中國國家標準（CNS > Α4規格（ 210 X 297公釐) {請先閱讀背面之注意事項^填寫本頁) -裝* '訂 經濟部智慧財產局員工消费合作社印製 A7 B7 60 34pif* doc/008 五、發明説明（c)
202 ' 204 ： NMOS 205 :電阻 206 :電容器 21、22、23、24 :閂鎖電路 25、35 :及電路 31、32 :延遲電路 33、34 :閘電路 41、42 :閂鎖電路 43 :或電路 51、52 :閂鎖電路 53 :或電路 66、67 :閂鎖電路 71、72、73、74、75、76 ' 77、78 :閂鎖電路 79、80 :多工器 81 :或電路 較佳實施例 經濟部智慧財產局員工消費合作社印製 本發明將根據較佳實施例而做描敘。此非用以限制 本發明之範圍，只是做爲本發明之例子。所有描敘於實施 例中之特徵與組合物對本發明而言非屬必要》 第1圖繪示本發明第一實施例之PLL電路之電路圖。 PLL電路具有相位比較器1，低通濾波器2，電壓控制振 盪器3，N相關計數器4，RS閂鎖電路5，閂鎖電路6， 閂鎖電路7，閂鎖電路8，閘電路9，或電路10。N相關 計數器4與RS閂鎖電路5包括除頻電路。此閂住電路係 8 本紙張尺度通用中國國家標準（C.NS ) A4规格（210X297公釐） 445717 6034pif.doc/008 ^ 五、發明説明（t ) 包括正反器電路與反相器。閂鎖電路7係包括正反器電路。 閂鎖電路8也包括正反器電路。 輸入接腳D係連接至閂鎖電路6之輸出接腳Q。參 考時脈信號fR係輸入至閂鎖電路6之輸入接腳D。閂鎖 .電路6之重設輸入接腳係連接至重設端，重設信號係輸入 .至閂鎖電路6之重設輸入接腳。閂鎖電路6係用以除頻參 考時脈信號fR，並輸出頻率爲參考時脈信號fR之一半頻 率之信號fRl。 相位比較器1係比較信號fRl與RS閂鎖電路5之輸 出信號fpl之相位，並輸出相關於比較結果之信號。低通 濾波器2係將相位比較器1之高頻雜訊移除。電壓控制振 盪器3係輸出頻率相關於低通濾波器2之輸出電壓之信號 fvco。閂鎖電路7之輸入接腳D係連接至閂鎖電路6之輸 出接腳Q。閂鎖電路7之時脈輸入接腳係連接至電壓控制 振盪器3之輸出端，且信號fvco係從電壓控制振盪器3 輸出至閂鎖電路7。閂鎖電路7之重設輸入接腳係連接至 重設端，且重設信號至輸入至閂鎖電路7。在信號fvco上 升時，閂鎖電路7儲存信號fRl，並輸出信號Q1。 閂鎖電路8之輸入接腳D係連接至閂鎖電路7之輸 出接腳Q，且信號Q1係從閂鎖電路7輸出至閂鎖電路8。 閂鎖電路8之時脈輸入接腳係連接至電壓控制振盪器3之 輸出端。信號fvco係從電壓控制振盪器3輸出至閂鎖電路 8。閂鎖電路8之重設輸入接腳係連接至重設端，且重設 信號係從重設端輸出至閂鎖電路8。在信號fvco上升時， 9 本紙張尺度適用中國國家標準（C.NS ) A4規格（210X297公釐） ------------11^.-- (請先閱讀背面之注意事項〃再#寫本頁) 訂_ ，線 經濟部智慧財產局員工消費合作社印製 145 70f4ff .do c / Ο Ο 8 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明（"]) 閂鎖電路8儲存信號Q1，並輸出信號Q2。 閘電路9包括及(AND)閘與反相器。閘電路9係輸出 信號CRST1，其爲信號Q2之反相信號與信號Q1之及運 算結果。或電路10接收信號CRST1與重設信號RESET， 並輸出信號CRST1與信號RESET之或運算結果信號。N 相關計數器4之重設輸入接腳係連接至或電路10之輸出 端。信號CRST1或重設信號RESET係經由或電路10而 輸入至N相關計數器4之重設輸入接腳。N相關計數器4 計數信號fvco之脈衝。N相關計數器4之重設係回應於信 號CRST1之上升或重設信號RESET之上升》在重設N相 關計數器4後，當信號fvco之時脈計數達N次時，N相 關計數器4係輸出高電位信號COUT1。 RS閂鎖電路5之重設輸入接腳係連接至N相關計數 器4之輸出與重設端，且信號COUT1或重設信號RESET 係輸入至RS閂鎖電路5 » RS閂鎖電路5之設定輸入接腳 係連接至閘電路9之輸出端’且信號CRST1係輸入至RS 閂鎖電路5。RS閂鎖電路5回應於信號CRST1之上升而 輸出高電位信號fpl，並回應於信號C0UT1之上升而輸出 低電位信號fpl。RS閂鎖電路5也回應於重設信號RESET 之上升而輸出低電位信號fpi。 第2圖顯示本發明第一實施例之時序圖°第一實施 例之操作將參照第2圖做解釋。具既定頻率之參考時脈信 號fR係輸入至閂鎖電路6。高電位之重設信號RESET ’ 未示於此圖中，係在既定時間內輸入至閂鎖電路6、7與8， 10 -------^---裝-- {請先聞讀背面之注$續^'#·寫本頁) Ο 線. 本紙張尺度適用中國國家標準（CNS > A4规格（210X297公嫠）
-.:.45 7.1 T :’ 4 45 76 沒 34]if . doc/〇〇8 A7 __B7 五、發明説明（1 ) N相關計數器4之重設輸入接腳，與rs閂鎖電路5之設 定輸入接腳。信號fRl，信號Q1，信號Q2，信號COUT1 與信號fpl係設定在低電位。 閂鎖電路6接著將參考時脈信號fR之頻率除頻，並 .在參考時脈信號fR下降時，輸出高電位fRl。 在電壓控制振盪器3之輸出信號fvco上升時，閂鎖 電路7儲存高電位信號fRi，並輸出高電位信號Q1。在下 一次信號fvco之上升時，閂鎖電路8儲存高電位信號Q1， 並輸出高電位信號Q2。閘電路9輸出信號CRST1，其回 應於信號Q1之上升而變爲高電位信號，且回應於信號Q2 之上升而變爲低電位信號。RS閂鎖電路5回應於高電位 信號CRST1而輸出高電位信號fpl ^甚至，在N相關計數 器4被重設後，計數信號fvco之脈衝達N次時，N相關 計數器4在既定時間內輸出高電位信號C〇UTl。RS閂鎖 電路5回應於信號COUT1之上升而輸出低電位信號fpl。 相位比較器1係比較信號fRl之下降與信號fpl之下 降間之相位差，並以相位差A表示之。相位比較器1接著 回應於比較結果而輸出信號。低通濾波器2回應於相位比 較器1之輸出而輸出信號。電壓控制振盪器3輸出信號 fvco，其頻率係相關於低通濾波器2之輸出電壓。如果信 號係落後於信號fRl，電壓控制振盪器3增加fvco之 頻率。 每次信號mi上升時，亦即，信號fR之兩次下降時， 藉由重複上述動作，信號fvco之頻率約穩定於參考時脈信 本紙張適用中國国家榡準（CNS)八4胁（210x 297公酱） I-----— ^-I裝II (讀先閲讀背面之註意事項V棋寫本頁) 訂 線' 經濟部智慧財產局員工消费合作社印製 4457 1 7 A7 6Q34pif.doc/Q〇e_^__ 五、發明説明（q ) 號fR之N個周期。 根據第一實施例，N相關計數器4係回應於電壓控制 振盪器3所輸出之信號fVC0之上升與輸入至相位比較器1 之信號fRl之上升而被重設。N相關計數器4係在信號fRl .之上升後之信號fvco之上升而被重設。N相關計數器4接 著將信號fpl上升，並在此上升後，計數信號fvco之脈衝 N次。N相關計數器4接著再次將信號fpl之電位變低。 因此，第一實施例之PLL電路之優點在於信號fvco 之頻率調整之速度。這是有可能的，因爲本實施例之N相 關計數器4回應於信號fRl之上升而將信號fpl上升，此 係獨立於信號fpl之下降。相對於此，習知PLL電路使用 N相關計數器，在其本身之輸出信號之第一次下降後，信 號fvco係計數N次時，其將信號下降。 甚至，根據本發明之第一實施例，信號fvco之頻率 並不明顯改變，因爲N相關計數器4係回應於信號fRl之 上升而被重設。因此，其優點在於對低通濾波器之各產品 之性能不對稱性有較大之容忍度。另一優點在於，因爲偵 測PLL之鎖相電路可輕易得到。 經濟部智慧財產局員工消費合作社印製 第3圖顯示本發明第二實施例之PLL之電路圖。相 同符號係以用代表第二實施例中之元件係相同於第一實施 例中之元件，且有關於第一實施例。與第一實施例相比， 第二實施例包括額外之相位比較器15，N相關計數器11， RS閂鎖電路12，閘電路13，反相器14與或電路16。N 相關計數器U與rS閂鎖電路12包括除頻電路。 本紙張纽適财ϋiiST^S)A4^( 210X297^ 445717 A7 6034pif-doc/008 B7 五、發明説明（p) 閘電路13包括及閘與反相器。閘電路13係輸出信 號CRST2，其爲信號Q1之反相信號與信號Q2之及運算 結果。或電路16接收信號CRST2與重設信號RESET，並 輸出信號CRST2與信號RESET之或運算結果信號。N相 .關計數器11之重設輸入接腳係連接至或電路16之輸出 端。信號CRST2或重設信號RESET係經由或電路16而 輸入至N相關計數器Π之重設輸入接腳相關計數器 11接收信號fvco並計數信號fvco之脈衝。N相關計數器 11之重設係回應於信號CRST2或重設信號RESET。在重 設N相關計數器後’當信號fvco之時脈計數達N次時， N相關計數器11係輸出高電位信號C0UT2。 RS閂鎖電路12之重設輸入接腳係連接至N相關計 數器11之輸出與重設端。信號coim或重設信號RESET 係輸入至RS閂鎖電路12。RS閂鎖電路12之設定輸入接 腳係連接至閘電路13之輸出端，且信號CRST2係輸入至 RS閂鎖電路12。RS閂鎖電路12回應於信號CRST2之上 升而輸出高電位信號fP2，並回應於信號COUT2之上升與 重設信號RESET之上升而而輸出低電位信號fp2。 反相器14係連接至閂鎖電路6之輸出端。反相器14 之輸出信號爲信號之反相信號。相位比較器15比較 反相器14之輸出信號之反相信號與RS閂鎖電路12之輸 出信號fp2之相位，並回應於此比較結果而輸出一信號。 第4圖顯示第二實施例之低通濾波器2之電路圖。 低通濾波器2具有：PMOS201，其回應於相位比較器1所 本紙張尺度適用中國國家標準（CNS ) A4規格（210X2.97公釐） (請先閲讀背面之注f項'再反寫本頁) -裝- 訂 經濟部智慧財產局員工消費合作社印製 45 7 1 1 A7 6034pif.doc/008 _β7 _ 五、發明説明（u ) 輸出之UP信號：NMOS202，其回應於相位比較器1所輸 出之DOWN信號；PMOS203，其回應於相位比較器15所 輸出之UP信號；NMOS204，其回應於相位比較器15所 輸出之DOWN信號；電阻205與電容器206。第一實施例 .之低通濾波器2不包括PMOS203與NMOS204。 第5圖顯示本發明第二實施例之時序圖。第二實施 例之動作將參考第5圖作解釋。具有既定頻率之參考時脈 信號fR係輸入至閂鎖電路6。高電位重設信號RESET係 輸入至閂鎖電路6，7與8、N相關計數器4與11之各重 設輸入接腳，以及RS閂鎖電路5與12之各設定輸入接腳。 信號fRl，信號φ，信號Q2，信號COUT1，信號COUT2， 信號fpl與信號fp2係設定在低電位。 閂鎖電路6將參考時脈信號fR之頻率除頻。在信號 fRl上升後，當信號fvco上升時，閘電路9輸出信號 CRST1，如同第一實施例之方式。RS閂鎖電路5回應於 信號CRST1輸出信號fpl。信號fpl維持於高電位，直到 信號COUT1上升爲止。 相位比較器1比較信號fRl與信號fpl之相位，將表 示成相位差C。接著，相位比較器1回應於此相位差而輸 出一信號。低通濾波器2回應於相位比較器1之輸出而輸 出一電壓。電壓控制振盪器3之輸出信號fvco之頻率係相 關於低通濾波器2之輸出電壓。 在電壓控制振盪器3之輸出信號fvco上升時，閂鎖 電路7接著儲存低電位信號fRl ’並輸出低電位信號Q1。 14 -------：---Γ — — . {請先閲讀背面之注$項r'4'·寫本頁) -訂 經濟部智慧財產局負工消費合作社印製 本紙張尺度適用中國國家椟準（CNS ) A4規格（2丨0X297公釐） 4 45 7 t 7 6034pif.doc/008 五、發明説明（t^) 閂鎖電路8在信號fvco之下一次上升時儲存低電位信號 Q1，並輸出低電位信號Q2。閘電路13輸出信號CRST2， 其回應於信號Q1之上升而變爲高電位，並回應於信號Q2 之下降而變爲低電位。RS閂鎖電路12回應於高電位CRST2 .而輸出高電位信號印2。 N相關計數器11之重設係回應於高電位信號 CRST2。在N相關計數器11重設後，當信號fvco之脈衝 計數N次時，N相關計數器11在既定時間內輸出高電位 信號COUT2。RS閂鎖電路12回應於信號COUT2之上升 而輸出低電位信號fp2。 相位比較器15比較反相器14之輸出信號之下降與 信號fp2之下降之相位差，並以相位差B與D表示之，其 中反相器14之輸出信號係信號fRl之反相信號。相位比 較器15接著回應於此比較結果而輸出一信號。低通濾波 器2回應於相位比較器15之輸出而輸出一信號。電壓控 制振盪器3之輸出信號fvco之頻率係相關於低通濾波器2 之輸出。如果反相器14之輸出信號係相位落後於信號 汉2，電壓控制振盪器3增加信號fvco之頻率。 第二實施例之低通濾波器2回應於相位比較器1與 相位比較器15之輸出而輸出一信號。如果信號fRl係相 位落後於信號fpl，且反相器14之輸出信號係相位落後於 信號fp2，電壓控制振盪器3增加信號fvco之頻率。 根據第二實施例，藉由每次信號fRl之上升或下降’ 亦即，每次信號Fr下降，來重覆上述相位差比較動作， (請先聞面之注意事H寫本頁) -裝· 訂_ 經濟部智慧財產局員工消費合作社印製 〇邶）八4規格（210父297公釐） 4457 t 7 6034pif . doc/008 B7 五、發明説明（丨> ) 信號fvC〇之頻率係穩定於參考時脈信號fR之N個周期。 因爲第二實施例在每次信號fR下降時，比較相位差， 頻率達穩定所需時間係短於第一實施例之所需時間。 第6圖顯示本發明第兰實施例之鎖相偵測電路之電 .路圖。第三實施例之鎖相偵測電路包括閂鎖（latch)電路 .21，閂鎖電路22，閂鎖電路23，閂鎖電路24與及(AND) 電路25。 閂鎖電路21包括正反電路以及反相器。閂鎖電路22 也包括正反電路以及反相器。同樣地，閂鎖電路23也包 括正反電路以及反相器。閂鎖電路24則包括一個正反電 路。 高電位係輸入至閂鎖電路21之輸入接腳D。信號fRl 係輸入至閂鎖電路21之時脈輸入接腳。輸出信號Q2，其 從閂鎖電路23輸出，係輸入至閂鎖電路21之重設輸入接 腳。閂鎖電路21回應於信號fR之下降而輸出高電位信號 Q1，並回應於高電位信號Q2之輸入而輸出低電位信號 Q1。 閂鎖電路21之輸出係連接至閂鎖電路23之輸入接 腳D，且信號Q1係輸入至閂鎖電路23。信號fvco係輸入 至閂鎖電路23之時脈輸入接腳。閂鎖電路23回應於信號 fvco之下降而儲存信號Q1，並輸出信號Q2。 高電位係輸入至閂鎖電路22之輸入接腳D。信號fpl 係輸入至閂鎖電路22之時脈輸入接腳。閂鎖電路22之重 設輸入接腳係輸入至閂鎖電路24之輸出接腳。輸出信號 -------1.---- 裝 II /、 (請先閱尊面之注寒項<填寫本頁) 訂 經濟部智葸財產局貝工消費合作社印製 本紙張尺度適用中國國家標率（CNS ) Λ4规格（210X297公釐） ύ άύ ί 1 6034pif.doc/008 Α7 Β7 五、發明説明（叫） Q4係輸入至閂鎖電路22之重設輸入接腳。閂鎖電路22 回應於信號fpl之下降而輸出高電位信號Q3，並回應於高 電位信號Q4之輸入而輸出低電位信號Q3。 閂鎖電路22之輸出係連接至閂鎖電路24之輸入接 .腳D，且信號Q3係輸入至閂鎖電路24。信號fvco係輸入 .至閂鎖電路24之時脈輸入接腳。閂鎖電路24回應於信號 fvco之上升而儲存信號Q3，並輸出信號Q4。 及電路25輸出信號LOCK，其爲信號Q2與信號Q4 之邏輯及運算結果。 第7圖顯示第三實施例之鎖相偵測電路之時序圖。 第三實施例之動作將參考第7圖解釋。 閂鎖電路21回應於信號fRl之下降而輸出高電位信 號Q1。正反器電路23回應於信號fvco之下降而儲存高電 位信號Q1，並輸出高電位信號Q2。閂鎖電路21回應於 信號Q2之輸出而被重設，且閂鎖電路21輸出低電位信號 Q1。閂鎗電路23回應於信號fvco之下降而儲存低電位信 號Q1，並輸出低電位信號Q2。 經濟部智慧財產局貝工消費合作社印製 閂鎖電路22回應於低電位信號fpl而輸出高電位信 號Q3。閂鎖電路24回應於低電位信號fvco之上升而輸出 高電位信號Q4。閂鎖電路22回應於信號Q4之輸出而被 重設，且閂鎖電路22輸出低電位信號Q3。閂鎖電路24 回應於信號fvco之上升而儲存低電位信號Q3，並輸出低 電位信號Q4。 如果高電位信號Q2與高電位信號Q4係輸入至及電 17 私紙張尺度適用t國國家標準（CNS ) Μ規格（210X297公釐） r 445? 1 ^ A7 6034pif. doc/008 gy :_ 五、發明説明（K) 路25，及電路25輸出高電位信號LOCK。 考慮信號與信號fvco同步下降，侣號L0CK變 爲高電位時，便是信號汉1與信號fpi間之相位差係處於 信號fvco之一個時脈周期內，以相位差F表示之。如果 信號fRl與信號fpl間之相位差係大於信號fvC0之一個時 .脈周期，以相位差E表示之，則信號LOCK不會變爲高電 位。 因此，信號LOCK係顯示信號fvco之頻率誤差在於 100/N百分比內。 第三實施例之鎖相偵測電路之結構係輸入信號汉1 ’ 其由將參考時脈信號除頻而得’且信號fpl係從RS閂鎖 電路輸出。在信號fvco之頻率不匹配於目的頻率時’且is 號fpl與信號fRl只有碰巧匹配時，也不會有問題因此’ 第三實施例之鎖相偵測電路之優點在於’鎖相偵測電路可 偵測PLL是否正確地被鎖相住’使得信號fvco之頻率誤 .差在於100/N百分比之範圍內。 經濟部智慧財產局員工消費合作社印製 I：----—l·---l·._ 良！ 、丨 (請先閲该背面之注意事項"v€··寫本頁)
在第三實施例中，及電路所輸出之高電位信號LOCK 變成用以指示PLL是否正確地被鎖相住，使得信號fvco 之頻率誤差在於200/N百分比或300/N百分比之範圍內。 此目檩之達成爲：將信號fvco之頻率除頻，並將頻率爲信 號fvco之兩倍頻率或三倍頻率之信號輸入至閂鎖電路23 與24。 第8圖顯示本發明第四實施例之鎖相偵測電路之電 路圖。第四實施例之鎖相偵測電路包括延遲（delay)電路 18 本紙張尺纽用家轉（CNS) A4iWg_ (21GX297公董) ~ 4457]7 A7 6034pif + d〇c/〇〇8 B7 五、發明説明（（b ) 31，延遲電路32 ’閘電路33 ’ 34與及(AND)電路35。 延遲電路31係用以在將信號fRl延遲既定時間後， 輸出信號fRl。延遲電路32也係用以在將信號fpl延遲既 定時間後，輸出信號fpl °蘭電路33包括及閘與反相器。 .閘電路33輸出信號S1 ’其爲信號fRl之反相信號與延遲 電路31之輸出信號D1之及運算結果。閘電路34包括及 閘與反相器。閘電路34輸出信號S2 ’其爲信號汴1之反 相信號與延遲電路32之輸出信號D2之及運算結果。及電 路35之輸出信號爲信號S1與信號S2之及運算結果。 第9圖顯示第四實施例之鎖相偵測電路之時序圖° 第四實施例之動作將參考第9圖解釋。 當信號fRl下降時，閘電路33輸出高電位信號S1。 在信號fRl之下降過一段既定時間後’延遲電路31輸出 低電位信號D1。閘電路33回應於低電位信號D1而輸出 低電位信號S1。當信號fpl下降時，閘電路33輸出高電 位信號S2。在信號fpl之下降過一段既定時間後，延遲電 路32輸出低電位信號D2。閘電路34回應於低電位信號 D2而輸出低電位信號S2。當高電位信號S1與高電位信號 S2輸入至及電路35時，及電路35輸出高電位信號LOCK ’ 如第9圖中之時期G所示。 根據第四實施例，藉由任意設定延遲電路之延遲時 間，信號fvco之頻率誤差可任意設定。 第10圖顯示本發明第五實施例之鎖相偵測電路之電 路圖。第五實施例中，相同符號所代表之元件係相同於第 19 (請先鬩讀背面之注意事項#填寫本頁) -裝 訂 線 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS > A4規格（210X297公釐） 445717 6 Ο 3 4 p i f . do c / Ο Ο 8 37 五、發明説明（（Ί ) 三實施例中之元件，且相關於第三實施例。與第三實施例 相同之元件將省略不做解釋° 第五實施例之鎖相偵測電路包括問鎖電路21 ’閂鎖 電路22，閂鎖電路23，閂鎖電路24 ’閂鎖電路41 ’閂鎖 電路42，與或電路43。問鎖電路41包括正反器電路。問 鎖電路42包括正反器電路與反相器。 閂鎖電路41之輸入接腳D係連接至閂鎖電路42之 輸出接腳Q，信號Q4係輸入至問鎖電路41。閂鎖電路41 之時脈輸入接腳係連接至閂鎖電路23之輸出接腳Q，信 號Q2係輸入至閂鎖電路41。回應於信號Q2之上升’閂 鎖電路41藉由儲存信號Q4而輸出信號Q4。 閂鎖電路42之輸入接腳D係連接至問鎖電路24之 輸出接腳Q，信號Q4係輸入至閂鎖電路42。閂鎖電路42 之時脈輸入接腳係連接至閂鎖電路23之輸出接腳Q’信 號Q2係輸入至閂鎖電路42。回應於信號Q2之上升，閂 鎖電路42藉由儲存信號Q4而輸出信號Q6。 或電路43係連接至閂鎖電路41之輸出接腳Q與閂 鎖電路42之輸出接腳Q。或電路43之輸出信號係爲，信 號Q5與Q6之或運算結果。 第11圖顯示第五實施例之鎖相偵測電路之時序圖。 閂鎖電路21，22，23與24之動作方式係相同於第三實施 例之鎖相偵測電路之動作方式。 在第五實施例之鎖相偵測電路中’回應於信號Q2之 分別上升與下降，閂鎖電路41與42在儲存信號Q4後而 20 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） I----II——Γ--裝-- (請先閱讀背面之注意事項#^^'·寫本育) 訂 經濟部智慧財產局員工消费合作社印製 44571 7 A7 6034pif·doc/008 幻 五、發明説明（θ ) 輸出信I號Q5與Q6||。或電路4ί$叱輸出f{爵號LOCK係爲閂 鎖電路41之輸出信號Q5與閂鎖電路42之輸出信號Q6 之或運算結果。當信號fvco之頻率誤差在100/N百分比範 圍內，信號LOCK係高電位。當信號fVC〇之頻率誤差超 .過100/N百分比範圍，信號LOCK係低電位。 因此，PLL之鎖相與非鎖相在第五實施例皆有可能。 第12圖顯示本發明第六實施例之鎖相偵測電路之電 路圖。第六實施例中，相同符號所代表之元件係相同於第 三實施例中之元件，且相關於第三實施例。與第三實施例 相同之元件將省略不做解釋。 第六實施例之鎖相偵測電路包括閂鎖锺路21 ’閂鎖 電路22，閂鎖電路23，閂鎖電路24，閂鎖電路51 ’閂鎖 電路52，與或電路53。閂鎖電路51包括正反器電路與反 相器。閂鎖電路52包括正反器電路與反相器。 經濟部智慧財產局員工消費合作社印製 閂鎖電路51之輸入接腳D係連接至閂鎖電路23之 輸出接腳Q，信號Q2係輸入至閂鎖電路51。閂鎖電路51 之時脈輸入接腳係連接至閂鎖電路24之輸出接腳Q’信 號Q4係輸入至閂鎖電路51。回應於信號Q4之下降’閂 鎖電路51藉由儲存信號Q2而輸出信號Q5 ° 閂鎖電路52之輸入接腳D係連接至閂鎖電路24之 輸出接腳Q，信號Q4係輸入至閂鎖電路52 °閃鎖電路52 之時脈輸入接腳係連接至閂鎖電路23之輸出接腳Q’信 號Q2係輸入至閂鎖電路52。回應於信號Q2之下降’閂 鎖電路52藉由儲存信號Q4而輸出信號Q6。 21 本紙張尺度適用中國國家標準（CNS > Α4規格（210X297公釐） α45 7 I 1 6034pif.doc/008 ^ B7 五、發明説明（^ ) 或電路53係連接至閂鎖電路51之輸出接腳Q與閂 鎖電路52之輸出接腳Q。信號Q5與Q6係輸入至或電路 53。或電路53之輸出信號係爲，信號Q5與Q6之或運算 結果。 第13圖顯示第六實施例之鎖相偵測電路之時序圖。 .閂鎖電路21，22，23與24之動作方式係相同於第三實施 例之鎖相偵測電路之動作方式。 回應於信號Q4之下降，閂鎖電路51在儲存信號Q2 而輸出信號Q5。回應於信號Q2之下降，閂鎖電路52在 儲存信號Q4後而輸出信號Q6。或電路53之輸出信號LOCK 係爲閂鎖電路51之輸出信號Q5與閂鎖電路52之輸出信 號Q6之或運算結果。當信號fvco之頻率誤差在100/N百 分比範圍內，信號LOCK係高電位。當信號fvco之頻率 誤差超過100/N百分比範圍，信號LOCK係低電位。 因此，PLL之鎖相與非鎖相在第六實施例皆有可能》 第14圖顯示本發明第七實施例之鎖相偵測電路之電 路圖。 經濟部智慧財產局員工消費合作社印製 第七實施例之鎖相偵測電路包括延遲電路31，延遲 電路32，閘電路33與34，及電路35，閂鎖電路66與閂 鎖電路67。 閂鎖電路66包括正反器電路。閂鎖電路67包括正 反器電路與反相器。延遲電路31，延遲電路32，閘電路33 與34，及電路35係相同於第三實施例之該些元件。 閂鎖電路66之時脈輸入接腳係連接至閘電路33之 22 本紙張尺度適用中國國家標率（CNS ) A4規格（210X297公釐） 4457 1 7 6〇34pif.doc/008 五、發明説明（w ) 輸出接腳，信號si係輸入至閂鎖電路66。高電位信號係 輸入至閂鎖電路66之輸入接腳D。閂鎖電路66之重設輸 入接腳係連接至及電路35之輸出接腳，信號R1係輸入至 閂鎖電路66。回應於信號S1之上升，閂鎖電路66輸出低 電位信號Q1，並回應於重設信號R1，而輸出高電位信號 Q1。閂鎖電路67之輸入接腳D係連接至閂鎖電路66之 輸出接腳Q，信號Q1係輸入至閂鎖電路67。閂鎖電路67 之時脈輸入接腳係連接至及電路35之輸出接腳，信號S1 係輸入至閂鎖電路67。回應於信號S1之下降，閂鎖電路 66藉由儲存電位信號Q1而鞴f出信號LOCK。 第15圖顯示本發明第七實施例之鎖相偵測電路之時 序圖。第七實施例之動作將參照第15圖而做解釋。 如第15圖所示，閂鎖電路66回應於信號S1之上升 而輸出低電位信號Q1。當信號S1與信號S2同步變成高 .電位時，及電路35輸出高電位信號R1。閂鎖電路66係 回應於高電位信號R1而重設，且閂鎖電路66輸出高電位 信號》 其次，當信號S1變爲低電位時’閂鎖電路67儲存 高電位信號Q1並輸出高電位信號LOCK。接著，當信號 S1再次變爲高電位時，閂鎖電路66輸出低電位信號Q1。 當信號S1與信號S2不同步變成高電位時，閂鎖電路66 持續輸出低電位信號Q1，因爲閂鎖電路66未被重設。閂 鎖電路67回應於信號S1之下降而輸出低電位信號Q1， 並輸出低電位信號LOCK。 23 私紙適用中固固家祿準〈) ^视^ (加公瘦 (請先閱讀背面之注意事項-r#寫本頁) 裝· tr 經濟部智慧財產局員工消費合作社印製 445717 6Q34pif.doc/008_Η,___ 五、發明説明（）丨） -----.L-l· — 裝 II { (讀先閲讀背面之注$項^^寫本頁) 當頻率誤差在既定範圍內時，信號《LiOOK1係高電位： 當頻率誤差超過既定範圍，信號LOCK係低電位。根據第 七實施例，頻率誤差範圍可由延遲電路而任意設定。因此， 如同第五實施例般，PLL之鎖相與PLL之非鎖相皆可被偵 .測。 第16圖顯示本發明第八實施例之鎖相偵測電路之電 路圖。
第八實施例之鎖相偵測電路包括：閂鎖電路71，閂 鎖電路72，閂鎖電路73，閂鎖電路74，閂鎖電路75，閂 鎖電路76，閂鎖電路77，閂鎖電路78，多工器79，多工 器80與或電路81。閂鎖電路71包括正反器電路與反相器。 閂鎖電路72也包括正反器電路與反相器。閂鎖電路73也 包括正反器電路與反相器。閂鎖電路74包括正反器電路。 閂鎮電路75包括正反器電路與反相器。閂鎖電路76只包 括正反器電路。閂鎖電路77包括正反器電路與反相器。 閂鎖電路78包括正反器電路與反相器。 經濟部智慧財產局貝工消費合作社印製 高電位信號係輸入至閂鎖電路7i之輸入接腳D。信 號fRl係輸入至閂鎖電路71之輸入接腳D。從閂鎖電路75 之輸出信號Q3係輸入至閂鎖電路71之重設輸入接腳。閂 鎖電路71，回應於信號fRl之下降而輸出高電位信號Q1， 並回應於高電位信號Q3之輸入而輸出低電位信號Q1。 閂鎖電路73之輸入接腳D係連接至閂鎖電路71之 輸出接腳，且信號Q1係輸入至閂鎖電路73。信號fvco係 輸入至閂鎖電路73之時脈輸入接腳。閂鎖電路73回應於 24 本紙適用中ΐ國家標準（CNS ) A4说格（2!0><297公H ~ " Λ 457 ! 4 /lb7 1 1 cn A7 6〇34pif.doc/008 五、發明説明（〉〕） 信號fvco之下降而儲存信號Q1，並輸出信號Q2。 高電位信號係輸入至閂鎖電路72之輸入接腳D。信 號fpl係輸入至閂鎖電路72之時脈輸入接腳。.閂鎖電路76 之輸出信號Q6係輸入至閂鎖電路72之重設輸入接腳。閂 .鎖電路71，回應於信號fpl之下降而輸出高電位信號Q4， 並回應於高電位信號Q6之輸入而輸出低電位信號Q4。 閂鎖電路74之輸入接腳D係連接至閂鎖電路72之 輸出接腳，且信號Q4係輸入至閂鎖電路74 〇信號fvco係 輸入至閂鎖電路74之時脈輸入接腳。閂鎖電路74回應於 信號fvco之上升而儲存信號Q4，並輸出信號Q5。 多工器79包括：·接收信號LOCK之反相器；接收反 相器之輸出信號與信號Q1之第一及閘；接收信號Q2與 信號LOCK之第二及閘；以及連接至第一及閘與第二及閘 之或閘。 多工器80包括：接收信號LOCK之反相器；接收反 相器之輸出信號與信號Q4之第一及閘；接收信號Q5與 信號LOCK之第二及閘；以及連接至第一及閘與第二及閘 之或閘。 經濟部智慧財產局員工消費合作社印製 [..-----—裝 I — (讀先閱讀背面之注$項^4^窝本頁) ，線 多工器79之輸出信號Ml係輸入至閂鎖電路75之輸 入接腳D。信號fvco係輸入至閂鎖電路75之時脈輸入接 腳D。閂鎖電路75，回應於信號fvco之下降而儲存信號 Ml，並輸出信號Q3。閂鎖電路76，回應於信號fVC0之 上升而儲存信號M2 ’並輸出信號Q6。 閂鎖電路77之輸入接腳D係連接至閂鎖電路75之 25 本姑<張尺度適用中國國家標準（C.NS ) A4規格Υ2Γόχ297公釐） ^ ： 4457 1 7 A7 B7 6034pif.doc/008 五、發明説明（>~) 輸出接腳，且信號Q3係輸入至閂鎖電路77。閂鎖電路77 之時脈輸入接腳係連接至閂鎖電路76之輸出接腳，且信 號Q6係輸入至閂鎖電路77。閂鎖電路77回應於信號Q6 之下降而儲存信號Q3，並輸出信號Q7。 閂鎖電路78之輸入接腳D係連接至閂鎖電路76之 .輸出接腳，且信號Q6係輸入至閂鎖電路78。閂鎖電路78 之時脈輸入接腳係連接至閂鎖電路75之輸出接腳，且信 號Q3係輸入至閂鎖電路78。閂鎖電路78回應於信號Q3 之下降而儲存信號Q6，並輸出信號Q8。 或電路81係連接至閂鎖電路77之輸出接腳與閂鎖 電路78之輸出接腳。信號Q7與Q8係輸入至或電路81。 或電路81之輸出信號LOCK係爲信號Q7與Q8之或運算 結果。 第Π圖顯示第八實施例之鎖相偵測電路之時序圖。 第八實施例之動作將參照第Π圖做說明。 經濟部智慧財產局員工消費合作社印製 如第17圖所示，當信號fRl下降時，閂鎖電路71 輸出高電位信號Q1。在此時，當信號LOCK爲低電位時， 多工器79選擇並輸出信號Q1。在信號fvco之下降時，閂 鎖電路75儲存高電位信號Q1，並輸出高電位信號Q3。 閂鎖電路71係回應於高電位信號Q3而被重設，並且閂鎖 電路71輸出低電位信號Q1。在信號fvco之下一次下降時， 閂鎖電路75輸出低電位信號Q3。依此方式，可產生高電 位信號Q3，其寬度爲信號fvco之一個周期。. 當信號fpl下降時，閂鎖電路72輸出高電位信號Q4。 26 本纸張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 445717 6034pif.doc/008 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明（7ψ) 在此時，當信號LOCK爲低電位時，多工器80選擇並輸 出信號Q4。在信號fvco之上升時，閂鎖電路74儲存高電 位信號Q4，並輸出信號Q5。在信號fVC0之上升時，閂鎖 電路76儲存高電位信號Q4 ’並輸出信號Q6。閂鎖電路72 係回應於高電位信號Q6而被重設，並且閂鎖電路72輸出 .低電位信號Q4。在信號fvco之下降時，閂鎖電路74儲存 低電位信號Q4，並輸出低電位信號Q5。在此時，閂鎖電 路76於信號fvco之下一次上升而儲存低電位信號Q5，並 輸出信號Q6,因爲低電位信號LOCK係輸入至多工器80。. 依此方式，可產生高電位信號Q6 1其寬度爲信號fvco之 二個周期。 如果信號Q3或信號Q6因爲信號Q3或信號Q6之下 降而變高電位，信號Q7或信號Q8 ’其爲閂鎖電路78之 輸出信號與閂鎖電路79之輸出信號，變爲高電位，且信 號LOCK因此變高電位。依此，當信號fRl與信號fpl之 間之相位差在信號fvco之一個周期內時，信號LOCK變 爲高電位，其以相位差Η表示之。 •其次，如第18圖所示，當信號LOCK爲高電位時， 信號Q1在信號fRl之下降時變爲高電位。接著，在信號fvco 之下一次下降時，信號Q2變爲高電位。在此時，因爲信 號LOCK爲高電位，多工器79選擇信號Q2，且信號Q3 在下一信號fvco之下降時變爲高電位。當信號Q3變爲高 電位時，閂鎖電路71被重設，且信號Q1變爲低電位。信 號Q3在信號fvco之下一次下降時變爲低電位。依此’可 27
I 本 裝 訂 本紙張尺度適用中國國家標準（CNS ) Α4规格< 210x297公嫠） 經濟部智慧財產局員工消費合作社印製 4457 1 7 A7 6〇34pif.doc/008 幻 五、發明説明（光） 產生電位信號Q3，其寬度爲信號fvco之一個周期。 如果信號fpl下降，信號Q4變爲高電位。在下一信 號fvco之上升，信號Q5變爲高電位。在此時，因爲信號 LOCK爲高電位，多工器80選擇信號Q5，且信號Q6在 .信號fvco之下一次上升時變爲高電位。當信號Q6變爲高 :電位時，閂鎖電路72被重設，且信號Q4變爲低電位。信 號Q5在信號fvco之下一次上升時變爲低電位。在此時， 因爲信號LOCK爲低電位，信號Q6變爲低電位。依此， 可產生電位信號Q6，其寬度爲信號fvco之一個周期。如 果信號Q6或信號Q3因爲信號Q3或信號Q6之下降而變 爲高電位，信號Q7或信號Q8變爲高電位’且信號LOCK 持續爲高電位ΰ 如果信號LOCK爲高電位，如果信號fRl與信號fpi 間之相位差小於信號fvco之二個周期’可知頻率被鎖相。 在此例中，高電位信號LOCK持續著，如第17圖中之相 位差I所示。如果信號fRl與信號邙1間之相位差大於信 號fvco之二個周期，可知頻率未被鎖相’且信號L0CK 變爲低電位，如第I7圖中之相位差J所示。 根據第八實施例，當頻率誤差在i00/N百分比之範 圍內時，可知頻率係被鎖住’且鎖相偵測電路輸出高電位 信號LOCK。當頻率誤差大於200/N百分比之範圍時’可 知頻率被被鎖住，且鎖相偵測電路輸出低電位信號LOCK。 因此，可得知穩定之鎖相偵測信號。 第八實施例之優點在於’可輕易地將信號LOCK當 28 本紙張尺度適用中國國家標準（CMS > A4規格（210X297公嫠} 4 4b 17 6034pif.doc/008 A7 B7 五、發明説明（Λ) 成周邊電路之控制信號。 RS閂鎖電路5係用以在第一與第二實施例中產生信 號fpl。如正反器電路之類之電路可用以在第一與第二實 施例中產生信號fpb 綜上所述，雖然本發明已以一較佳實施例揭露如上， .然其並非用以限定本發明，任何熟習此技藝者，在不脫離 本發明之精神和範圍內，當可作各種之更動與潤飾，因此 本發明之保護範圍當視後附之申請專利範圍所界定者爲 準。 (請先聞讀背面之注意事項再填寫本頁) .裝· -訂
經濟部智慧財產局貝工消費合作社印製 本紙張尺度逋用中國國家樣準（CNS ) A4規格（210X2+97公疫）

Claims (1)

  1. 經濟部智慧財產局員工消費合作社印製 :如1 7 6 〇 3 4 ρ 1 f c / 〇 〇 8 六、申請專利鞔圍 ^ —锺鎖相迴路，包括： ~相位比較器’其比較將一參考時脈信號除頻所得 之一第〜除頻信號之相位與一第二除頻信號之相位，並回 應於比較結果而輸出一信號； —低通濾波器，其根據該相位比較器之該輸出信號 而輸出〜電壓； 一電壓控制振盪器，輸出一信號，其頻率係根據該 低通濾波器之輸出電壓而得；以及 一除頻電路’其回應於一重設信號而輸出該第二除 頻信號之一第一電位，該重設信號之產生係根據該第一除 頻信號與該電壓控制振盪器之該輸出信號，且在輸入該重 設信號後，當該電壓控制振盪器之該輸出信號之脈衝數量 達一既定數量時，其輸出該第二除頻信號之一第二電位。 2.—種鎖相迴路，包括： 一第一相位比較器，其比較將一參考時脈信號除頻 所得之一第一除頻信號之相位與一第二除頻信號之相位， 並回應於比較結果而輸出一信號； 一第二相位比較器，其比較該第一除頻信號之一反 相信號之相位以及一第三除頻信號之相位，並回應於比較 結果而輸出一信號； 一低通濾波器，其根據該第一相位比較器與該第二 相位比較器之輸出信號而輸出一電壓； 一電壓控制振盪器，其輸出一信號，其頻率係根據 該低通據波器之輸出電壓而得； 30 (諳先聞讀背面之注意事項再填寫本頁)
    本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公嫠） A8 B8 C8 D8 57 1 7 6034pif.doc/008 六、申請專利範圍 一第一除頻電路，其回應於一第一重設信_號而輸出 該第二除頻信號之一第一電位，該第一重設信號之產生係 根據該第一除頻信號與該電壓控制振盪器之該輸出信號， 且在輸入該第一重設信號後，當該電壓控制振盪器之該輸 出信號之脈衝數量達一既定數量時，其輸出該第二除頻信 號之一第二電位；以及 一第一除頻電路，其回應於一第二重設信號而輸出 該第三除頻信號之一第一電位，該第二重設信號之產生係 根據該第一除頻信號與該電壓控制振盪器之該輸出信號,， 且在輸入該第二重設信號後，當該電壓控制振盪器之該輸 出信號之脈衝數量達一既定數量時，其輸出該第三除頻信 號之一第二電位。 3. 如申請專利範圍第1項所述之鎖相迴路，更包括：一 鎖相偵測電路，當該第一除頻信號與該第二除頻信號間之 相位差落於根據該第一除頻信號與該第二除頻信號而得之 一既定範圍內時，其輸出一鎖相偵測信號。 4. 如申請專利範圍第3項所述之鎖相迴路，其中該鎖相 偵測電路包括：一第一閂鎖電路，一第二閂鎖電路，一第 三閂鎖電路，一第四閂鎖電路，以及一閘電路，以及 該第一閂鎖電路係回應於該第一除頻信號而儲存具 既定電位之一電壓，以及回應於該第二閂鎖電路之一輸出 信號而被重設；以及 該第二閂鎖電路係回應於該電壓振盪器之該輸出信 號而儲存該第一閂鎖電路之一輸出信號；以及 本纸張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） --------「束— v V. (請先閱讀背面之注§項再填寫本頁〕 ,^τ 經濟部智慧財產局員工消費合作社印製 445717 6034pif.doc/008 A8 B8 C8 D8 六、申請專利範圍 該第三閂鎖電路係回應於該第二除頻信號而儲存具 既定電位之該電壓，以及回應於該第四閂鎖電路之一輸出 信號而被重設；以及 該第四閂鎖電路係回應於該電壓振盪器之該輸出信 號而儲存該第三閂鎖電路之一輸出fl號；以及 該閘電路係輸出一信號，其爲該第二閂鎖電路之該 輸出信號與該第三閂鎖電路之該輸出信號之及運算結果。 5. 如申請專利範圍第3項所述之鎖相迴路，其中該鎖相 偵測電路包括：一第一延遲電路，一第二延遲電路，一第 一閘電路，一第二閘電路，以及一第三閘電路，以及 該第一延遲電路係輸出一信號，其延遲該第一除頻 信號；以及 該第二延遲電路係輸出一信號，其延遲該第二除頻 信號；以及 該第一閘電路係輸出一信號，其爲該第一除頻信號 之一反相信號與該第一延遲電路之該輸出信號之及運算結 果；以及 該第二閘電路係輸出一信號，其爲該第二除頻信號 之一反相信號與該第二延遲電路之該輸出信號之及運算結 果；以及 該第三閘電路係輸出一鎖相偵測信號，其爲該第一 閘電路之該輸出信號與該第二閘電路之該輸出信號之及運 算結果。 6. 如申請專利範圍第3項所述之鎖相迴路，其中該鎖相 32 (請先閲讀背面之生意事項再填窝本頁) n B n t— n ο 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS>A4規格mo X 297公釐） 經濟部智慧財產局員工消費合作社印製 :，’ 445 7 〗7 as § 6034pif.doc/008 D8 六、申請專利範圍 偵測電路包括：一第一閂鎖電路，一第二閂鎖電路，一第 三閂鎖電路，一第四閂鎖電路，一第五閂鎖電路，一第六 閂鎖電路以及一閘電路，以及 該第一閂鎖電路係回應於該第一除頻信號而儲存具 既定電位之一電壓，以及回應於該第二閂鎖電路之一輸出 信號而被重設；以及 該第二閂鎖電路係回應於該電壓振盪器之該輸出信 號而儲存該第一閂鎖電路之一輸出信號；以及 該第三閂鎖電路係回應於該第二除頻信號而儲存具 既定電位之該電壓，以及回應於該第四閂鎖電路之一輸出 信號而被重設；以及 該第四閂鎖電路係回應於該電壓振盪器之該輸出信 號而儲存該第三閂鎖電路之一輸出信號；以及 該第五問鎖電路係回應於該第二閂鎖電路之該輸出 信號而儲存該第四閂鎖電路之一輸出信號；以及 該第六閂鎖電路係回應於該第二閂鎖電路之該輸出 信號而儲存該第四閂鎖電路之該輸出信號；以及 .該閘電路係輸出一鎖相偵測信號，其爲該第五閂鎖 電路之一輸出信號與該第A閂鎖電路之一輸出信號之或運 算結果。 7.如申請專利範圍第3項所述之鎖相迴路，其中該鎖相 偵測電路包括：一第一閂鎖電路，一第二閂鎖電路，一第 三閂鎖電路，一第四閂鎖電路，一第五閂鎖電路，·一第六 閂鎖電路以及一閘電路，以及 33 (請先閱讀背面之注意事項再填寫本頁) 裝--------訂----- ο 冬紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ABCD ㈡ c 7 1 7 6034pif.doc/008 六、申請專利範圍 (請先聞讀背面之注意事項再填寫本頁) 該第一閂鎖電路係回應於該第一除頻信號而儲存具 既定電位之一電壓，以及回應於該第二閂鎖電路之一輸出 信號而被重設；以及 該第二閂鎖電路係回應於該電壓振盪器之該輸出信 號而儲存該第一閂鎖電路之一輸出信號；以及 該第三閂鎖電路係回應於該第二除頻信號而儲存具 既定電位之該電壓，以及回應於該第四閂鎖電路之一輸出 信號而被重設；以及 該第四閂鎖電路係回應於該電壓振盪器之該輸出信 號而儲存該第三閂鎖電路之一輸出信號；以及 該第五閂鎖電路係回應於該第四閂鎖電路之該輸出 信號而儲存該第二閂鎖電路之一輸出信號；以及 該第六閂鎖電路係回應於該第二閂鎖電路之該輸出 信號而儲存該第四閂鎖電路之該輸出信號；以及 該閘電路係輸出一鎖相偵測信號，其爲該第五閂鎖 電路之一輸出信號與該第六閂鎖電路之一輸出信號之或運 算結果。 經濟部智慧財產局員工消費合作社印製 8.如申請專利範圍第3項所述之鎖相迴路，其中該鎖相 偵測電路包括：一•第—延遲電路，一'第二延遲電路’一第 一閘電路，一第二閘電路，一第三閘電路，一第一閂鎖電 路以及一第二閂鎖電路，以及 該第一延遲電路係輸出一信號，其延遲該第一除頻 信號；以及 該第二延遲電路係輸出一信號，其延遲該第二除頻 34 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公嫠） A8 B8 C8 D8 445717 60 34 Pif 六、申請專利範圍 信號；以茨1 該第一閘電路係輸出一信號，其爲該第一除頻信號 之一反相信號與該第一延遲電路之該輸出信號之及運算'結 果；以及 該第二閘電路係輸出一信號，其爲該第二除頻信號 之一反相信號與該第二延遲電路之該輸出信號之及運算結 果；以及 該第三閘電路係輸出一鎖相偵測信號，其爲該第一 閘電路之該輸出信號與該第二閘電路之該輸出信號之及運 算結果；以及 該第一閂鎖電路係回應於該第一閘電路之該輸出信 號而輸出具既定電位之一信號，且其回應於該第三閘電路 之該輸出信號而被重設；以及 該第二閂鎖電路係回應於該第一閘電路之該輸出信 號而儲存該第一閂鎖電路之該輸出信號’且輸出一鎖相偵 測信號。 9.如申請專利範圍第3項所述之鎖相迴路，其中該鎖相 偵測電路包括：一第一閂鎖電路，一第二閂鎖電路，一第 三閂鎖電路，一第四閂鎖電路，一第五問鎖電路，一第六 閂鎖電路，一第七閂鎖電路，一第八閂鎖電路’一第一多 工器，一第一多工器以及一鬧電路’以及 該第一閂鎖電路係回應於該第一除頻信號而儲存具 既定電位之一電壓，·以及回應於該第五問鎖電路之一輸出 信號而被重設；以及 35 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公餐） (請先閲讀背面之注意事項再填窝本頁) • ό. 經濟部智慧財產局員工消合作社印製 A8B8C8D8 4 457 1 7 6034pif.doc/008 六、申請專利範圍 該第二問鎖電路係回應於該電壓振盪器之該輸出信 號而儲存該第一閂鎖電路之一輸出信號；以及 <晴先閲讀背面之注意事項再填寫本頁) 該第三閂鎖電路係回應於該第二除頻信號而儲存具 既定電位之該電壓，以及回應於該第六閂鎖電路之一輸出 信號而被重設；以及 該第四閂鎖電路係回應於該電壓振盪器之該輸出信 號而儲存該第三閂鎖電路之一輸出信號；以及 該第一多工器係回應於該第六閂鎖電路之該輸出信 號而輸出該第一閂鎖電路之該輸出信號或該第二閂鎖電路. 之一輸出信號；以及 該第二多工器係回應於該第六閂鎖電路之該輸出信 號而輸出該第三閂鎖電路之該輸出信號或該第四閂鎖電路 之一輸出信號；以及 該第五閂鎖電路係回應於該電壓控制振盪器之該輸 出信號而儲存該第一多工器之之該輸出信號；以及 該第六閂鎖電路係回應於該電壓控制振盪器之該輸 出信號而儲存該第二多工器之之該輸出信號；以及 經濟部智慧財產局員工消費合作社印製 該第七閂鎖電路係回應於該第六閂鎖電路之該輸出 信號而儲存該第五閂鎖電路之該輸出信號；以及. 該第八閂鎖電路係回應於該第五閂鎖電路之該輸出 信號而儲存該第六閂鎖電路之該輸出信號.；以及 該閘電路係輸出一鎖相偵測信號，其爲該第七閂鎖 電路之一輸出信號與該第八閂鎖電路之一輸出信號之或運 算結果。 36 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 445 7 6034pif.doc/008 AS B8 C8 D8 經濟部智慧財產局員工消費合作社印製 六、申請專利範圍 10. 如申請專利範圍第2項所述之鎖相迴路，更包括一 鎖相偵測電路，當該第一除頻信號與該第二除頻信號間之 相位差落於根據該第一除頻信號與該第二除頻信號而得之 一既定範圍內時，其輸出一鎖相偵測信號。 11. 如申請專利範圍第ίο項所述之鎖相迴路，其中該鎖 相偵測電路包括：一第一閂鎖電路，一第二閂鎖電路，一 第三閂鎖電路，一第四閂鎖電路，以及一閘電路，以及 該第一閂鎖電路係回應於該第一除頻信號而儲存具 既定電位之一電壓，以及回應於該第二閂鎖電路之一輸出 信號而被重設；以及 該第二閂鎖電路係回應於該電壓振盪器之該輸出信 號而儲存該第一閂鎖電路之一輸出信號；以及 該第三閂鎖電路係回應於該第二除頻信號而儲存具 既定電位之該電壓，以及回應於該第四閂鎖電路之一輸出 信號而被重設；以及 該第四閂鎖電路係回應於該電壓振盪器之該輸出信 號而儲存該第三閂鎖電路之一輸出信號；以及 該閘電路係輸出一信號，其爲該第二閂鎖電路之該 輸出信號與該第三問鎖電路之該輸出信號之及運算結果。 12. 如申請專利範圍第10項所述之鎖相迴路，其中該鎖 相偵測電路包括：一第一延遲電路，一第二延遲電路，一 第一閘電路，一第二聞電路，以及一第三閘電路，以及 該第一延遲電路係輸出一信號，其延遲該第一除頻 信號；以及 37 請 先 閱 讀 背 面 之 注 意 事 項 再 填 寫 頁 裝 I 訂 6 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 4 457 6034pif.doc/008 A8 B8 C8 D8 經濟部智慧財產局員工消費合作社印製 六、申請專利範圍 該第二延遲電路係輸出一信號，其延遲該第二除頻 信號；以及 該第一閘電路係輸出一信號，其爲該第一除頻信號 之一反相信號與該第一延遲電路之該輸出信號之及運算結 果；以及 該第二閘電路係輸出一信號，其爲該第二除頻信號 之一反相信號與該第二延遲電路之該輸出信號之及運算結 果；以及 該第三閘電路係輸出一鎖相偵測信號，其爲該第一 閘電路之該輸出信號與該第二閘電路之該輸出信號之及運 算結果。 13.如申請專利範圍第10項所述之鎖相迴路，其中該鎖 相偵測電路包括：一第一閂鎖電路，一第二閂鎖電路，一 第三閂鎖電路，一第四閂鎖電路，一第五閂鎖電路，一第 六閂鎖電路以及一閘電路，以及 該第一閂鎖電路係回應於該第一除頻信號而儲存具 既定電位之一電壓，以及回應於該第二閂鎖電路之一輸出 信號而被重設；以及 該第二閂鎖電路係回應於該電壓振盪器之該輸出信 號而儲存該第一閂鎖電路之一輸出信號：以及 該第三閂鎖電路係回應於該第二除頻信號而儲存具 既定電位之該電壓，以及回應於該第四閂鎖電路之一輸出 信號而被重設；以及 該第四閂鎖電路係回應於該電壓振盪器之該輸出信 38 (請先閲讀背面之注意事項再填寫本頁) 裝 1 >^1 r t— I ο 本紙張尺度適用中國國家標準（CNS>A4規格（210 X 297公釐） 4 45 7 p as B8 C8 6034pif.doc/008 D8 「、申請專利範圍 號而儲存該第三閂鎖電路之一輸出信號；以及 該第五閂鎖電路係回應於該第二閂鎖電路之該輸出 信號而儲存該第四閂鎖電路之一輸出信號；以及 該第六閂鎖電路係回應於該第二閂鎖電路之該輸出 信號而儲存該第四閂鎖電路之該輸出信號；以及 該閘電路係輸出一鎖相偵測信號，其爲該第五閂鎖 電路之一輸出信號與該第六閂鎖電路之一輸出信號之或運 算結果。 14.如申請專利範圍第10項所述之鎖相迴路，其中該鎖 相偵測電路包括：一第一閂鎖電路，一第二閂鎖電路，一 第三閂鎖電路，一第四閂鎖電路，一第五閂鎖電路，一第 六閂鎖電路以及一閘電路，以及 該第一閂鎖電路係回應於該第一除頻信號而儲存具 既定電位之一電壓，以及回應於該第二閂鎖電路之一輸出 信號而被重設；以及 該第二閂鎖電路係回應於該電壓振盪器之該輸出信 號而儲存該第一閂鎖電路之一輸出信號；以及 該第三閂鎖電路係回應於該第二除頻信號而儲存具 既定電位之該電壓，以及回應於該第四閂鎖電路之一輸出 信號而被重設；以及 該第四閂鎖電路係回應於該電壓振盪器之該輸出信 號而儲存該第三閂鎖電路之一輸出信號；以及 該第五閂鎖電路係回應於該第四閂鎖電路之該輸出 信號而儲存該第二閂鎖電路之一輸出信號；以及 39 (請先閱讀背面之注意事項再填寫本頁) Λ..裝 —訂----- ο. 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） B8 C8 D8 U57 1 7 e〇34pif.doc/008 六、申請專利範圍 該第六閂鎖電路係回應於該第二閂鎖電路之該輸出 信號而儲存該第四閂鎖電路之該輸出信號；以及 該閘電路係輸出一鎖相偵測信號，其爲該第五閂鎖 電路之一輸出信號與該第六閂鎖電路之一輸出信號之或運 算結果。. 15.如申請專利範圍第10項所述之鎖相迴路，其中該鎖 相偵測電路包括：一第一延遲電路，一第二延遲電路，一 第一閘電路，一第二閘電路，一第三閘電路，一第一閂鎖 電路以及一第二閂鎖電路，以及 該第一延遲電路係輸出一信號，其延遲該第一除頻 信號，以及 該第二延遲電路係輸出一信號，其延遲該第二除頻 信號；以及 該第一閘電路係輸出一信號，其爲該第一除頻信號 之一反相信號與該第一延遲電路之該輸出信號之及運算結 '果；以及 該第二閘電路係輸出一信號，其爲該第二除頻信號 之一反相信號與該第二延遲電路之該輸出信號之及運算結 果；以及 該第三閘電路係輸出一鎖相偵測信號，其爲該第一 閘電路之該輸出信號與該第二閘電路之該輸出信號之及運 算結果；以及 該第一閂鎖電路係回應於該第一閘電路之該輸出信 號而輸出具既定電位之一信號，且其回應於該第三閘電路 40 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閲讀背面之注^!^項再填寫本頁) -ό裝 ir------!ό_ 經濟部智慧財產局員工消費合作社印數 經濟部智慧財產局員工消費合作社印製 4457 1 7 as B8 C8 6034pif.doc/008 D8 六、申請專利範圍 之該輸出信號而被重設；以及 該第二閂鎖電路係回應於該第一閘電路之該輸出信 號而儲存該第一問鎖電路之該輸出信號，且輸出一鎖相偵 測信號。 16.如申請專利範圍第10項所述之鎖相迴路，其中該鎖 相偵測電路包括：一第一閂鎖電路，一第二閂鎖電路，一 第三閂鎖電路，一第四閂鎖電路，一第五閂鎖電路，一第 六閂鎖電路，一第七閂鎖電路，一第八閂鎖電路，一第一 多工器，一第一多工器以及一閘電路，以及 該第一閂鎖電路係回應於該第一除頻信號而儲存具 既定電位之一電壓，以及回應於該第五閂鎖電路之一輸出 信號而被重設；以及 該第二閂鎖電路係回應於該電壓振盪器之該輸出信 號而儲存該第一閂鎖電路之一輸出信號；以及 該第三閂鎖電路係回應於該第二除頻信號而儲存具 既定電位之該電壓，以及回應於該第六閂鎖電路之一輸出 信號而被重設：以及 該第四閂鎖電路係回應於該電壓振盪器之該輸出信 號而儲存該第三閂鎖電路之一輸出信號；以及 該第一多工器係回應於該第六閂鎖電路之該輸出信 號而輸出該第一閂鎖電路之該輸出信號或該第二閂鎖電路 之一輸出信號；以及 該第二多工器係回應於該第六閂鎖電路之該輸出信 號而輸出該第三閂鎖電路之該輸出信號或該第四閂鎖電路 {請先閲讀背面之注意事項再填寫本頁) A,>t 訂----- ο 本紙張尺度適用中國國家標準（CNS)A4規格<210 X 297公釐） ^445717 Βδ C8 6034pif,doc/008 D8 六、申請專利範圍 之一輸出信號；以及. 該第五問鎖電路係回應於該電壓控制振盪器之該輸 出信號而儲存該第一多工器之之該輸出信號；以及 該第六閂鎖電路係回應於該電壓控制振盪器之該輸 出信號而儲存該第二多工器之之該輸出信號；以及 該第七閂鎖電路係回應於該第六閂鎖電路之該輸出 信號而儲存該第五閂鎖電路之該輸出信號；以及 該第八閂鎖電路係回應於該第五閂鎖電路之該輸出 信號而儲存該第六閂鎖電略之該輸出信號；以及 該閘電路係輸出一鎖相偵測信號，其爲該第七閂鎖 電路之一輸出信號與該第八閂鎖電路之一輸出信號之或運 算結果。 {靖先閱讀背面之注意事項再填寫本頁} 裝--------訂--- 0. 經濟部智慧財產局員工消費合作社印製 — ,ί 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） L·
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