JP6158012B2 - クロック位相シフト回路 - Google Patents

Description

本発明は、ＰＬＬ（Phase Locked Loop）回路により生成された同期クロックの位相を、ＤＬＬ（Delay Locked Loop）回路を使用して所定の位相シフト量だけシフトし、遅延クロックとして出力するクロック位相シフト回路に関するものである。

クロック位相シフト回路は、入力クロックの位相を遅延ラインやＤＬＬ回路等を使用してシフトし、出力クロックとして出力するものであり、例えば、ＤＤＲ−ＳＤＲＡＭ（Double-Data-Rate Synchronous Dynamic Random Access Memory）やＲＳＤＳ（Reduced Swing Differential Signaling）等のインターフェイス回路において、ＤＤＲ−ＳＤＲＡＭやＲＳＤＳ等に入力される入力クロックとデータとの間のタイミングを調整するために使用されている。

例えば、ＤＬＬ回路を使用したクロック位相シフト回路は、ＰＬＬ回路およびＤＬＬ回路を備え、ＰＬＬ回路により、リファレンスクロックに位相同期し、リファレンスクロックの周波数をＮ逓倍（Ｎは、１以上の整数）した同期クロックを生成した後、ＤＬＬ回路により、同期クロックの位相を所定の位相シフト量だけシフトして、遅延クロックとして出力する。

以下、ＤＬＬ回路を使用したクロック位相シフト回路について説明する。

図７は、従来のクロック位相シフト回路４０の構成を表す一例のブロック図である。同図に示すクロック位相シフト回路４０は、ＰＬＬ回路１２と、ＤＬＬ回路１４とによって構成されている。
また、ＰＬＬ回路１２は、位相周波数比較器（ＰＦＤ）およびチャージポンプ（ＣＰ）１６と、ループフィルタ（ＬＦ）１８と、電圧制御発振器（ＶＣＯ）２０と、Ｎ分周器（１／Ｎ）２２とを備えている。

クロック位相シフト回路４０では、ＰＬＬ回路１２の位相周波数比較器１６により、リファレンスクロックREFCLKと、Ｎ分周器２２により生成されたフィードバッククロックFBCLKとの間の位相差が検出される。

その結果、例えば、リファレンスクロックREFCLKの位相よりもフィードバッククロックFBCLKの位相の方が進んでいる場合、チャージポンプ１６により、ループフィルタ１８を構成する容量素子がディスチャージされ、コントロール電圧が低下する。
一方、リファレンスクロックREFCLKの位相よりもフィードバッククロックFBCLKの位相の方が遅れている場合、チャージポンプ１６により、前述の容量素子がチャージアップされ、コントロール電圧が上昇する。

続いて、電圧制御発振器２０により、コントロール電圧が低下すると、周波数が低くなり、コントロール電圧が上昇すると、周波数が高くなる発振クロック、つまり、同期クロックPLL_CLKが生成される。

続いて、Ｎ分周器２２により、同期クロックPLL_CLKがＮ分周されて、同期クロックPLL_CLKの周波数の１／Ｎの周波数を持つフィードバッククロックFBCLKが生成される。

以後同様にして、リファレンスクロックREFCLKと、周波数が変更されたフィードバッククロックFBCLKとの間の位相差が検出され、これに応じて、コントロール電圧が変化して、同期クロックPLL_CLKの周波数が変更されることが繰り返し行われることにより、リファレンスクロックREFCLKと同期クロックPLL_CLKとの間の位相および周波数がロックされる。

そして、ＤＬＬ回路１４により、同期クロックPLL_CLKの位相が所定の位相シフト量（ＤＬＬ遅延）だけシフトされ、遅延クロックDLL_CLKとして出力される。

続いて、図８は、図７に示すＰＬＬ回路１２の同期クロックとＤＬＬ回路１４の遅延クロックとの関係を表す一例のグラフである。
クロック位相シフト回路４０では、まず、ＰＬＬ回路１２の動作が開始される。ＰＬＬ回路１２が動作を開始すると、同図のグラフに示すように、同期クロックPLL_CLKの周期は徐々に小さくなって、一旦、オーバーシュートしてＰＬＬ回路１２のロック周期Ｔを下回り、続いて、徐々に大きくなって周期Ｔを上回り、以後、周期の増減を繰り返した後、周期Ｔにロックする。

一方、ＤＬＬ回路１４は、同期クロックPLL_CLKの周期が周期Ｔにロックするまでのロック時間が経過してから所定の時間の後、動作が開始される。ＤＬＬ回路１４が動作を開始すると、同図のグラフに示すように、遅延クロックDLL_CLKの位相シフト量は徐々に大きくなって、同期クロックPLL_CLKの周期Ｔに相当する、ＤＬＬ回路１４のロック位相シフト量に到達すると、この周期Ｔに相当する位相シフト量にロックする。

この場合、同期クロックPLL_CLKの周期がロックするまでのロック時間、および、遅延クロックDLL_CLKの位相シフト量がロックするまでのロック時間の両方が必要であるため、全ロック時間が長くなるという問題がある。
これに対し、全ロック時間を短縮するために、例えば、ＰＬＬ回路１２およびＤＬＬ回路１４の両方の動作を同時に開始させることが考えられる。

この場合のＰＬＬ回路１２の動作は、図９のグラフに示すように、図８のグラフに示すものと同じであり、同期クロックPLL_CPLの周期は、１回オーバーシュートした後に増減を繰り返して周期Ｔにロックする。

一方、ＤＬＬ回路１４が動作を開始すると、同図のグラフに示すように、遅延クロックDLL_CLKの位相シフト量は徐々に大きくなって、周期が徐々に小さくなる途中のまだ周期が大きいときの同期クロックPLL_CLKの周期に相当する位相シフト量に到達し、続いて、さらに周期が徐々に小さくなっていく同期クロックPLL_CLKの周期の変化に追従して増減を繰り返した後、同図に示す例の場合には、周期２Ｔに相当する位相シフト量にロックする。

上記のように、ＰＬＬ回路１２およびＤＬＬ回路１４の両方の動作を同時に開始させると、遅延クロックDLL_CLKの位相シフト量は、周期Ｔよりも大きい周期に相当する位相シフト量を目標にして徐々に大きくなる。
しかし、その後、ＤＬＬ回路１４が同期クロックPLL_CLKの周期の変化に追従することができない場合、遅延クロックDLL_CLKの位相シフト量が、周期Ｔの複数周期分の周期に相当する位相シフト量でロック（ハーモニックロック）する場合がある。

上記のように、クロック位相シフト回路４０全体のロック時間の短縮と、ハーモニックロック発生のリスクとはトレードオフの関係にある。

ここで、本発明に関連性のある先行技術文献として、特許文献１〜５がある。これらの文献には、ＰＬＬ回路等のクロック生成回路により生成されたクロック信号を、ＤＬＬ回路等の遅延回路を使用して所定の時間遅延するクロック遅延回路が記載されている。

特開２００２−４３９３４号公報 特表２００７−５３６８３１号公報 特開２００８−７１０１８号公報 特開２００８−２１０３０７号公報 特開２００９−１０４７２１号公報

本発明の目的は、前記従来技術の問題点を解消し、ハーモニックロックを発生させることなく、全体のロック時間を短縮することができるクロック位相シフト回路を提供することにある。

上記目的を達成するために、本発明は、リファレンスクロックに位相同期し、逓倍数設定信号によって設定された逓倍数Ｎ（Ｎは、１以上の整数）に基づいて、前記リファレンスクロックの周波数をＮ逓倍した周波数を持つ同期クロックを生成するＰＬＬ回路と、
前記リファレンスクロックに同期して動作し、前記リファレンスクロックの１周期に相当する周期検出期間を設定する期間設定信号を生成する期間設定回路と、
前記同期クロックに同期して動作し、前記周期検出期間に、前記同期クロックのクロック数をカウントし、そのカウント値が前記逓倍数Ｎと等しくなったことを検出したときに、アクティブ状態のＤＬＬ開始信号を出力する周期検出回路と、
前記ＤＬＬ開始信号がアクティブ状態になると動作を開始し、前記同期クロックの位相を所定の位相シフト量だけシフトして、遅延クロックとして出力するＤＬＬ回路とを備えることを特徴とするクロック位相シフト回路を提供するものである。

ここで、前記周期検出回路は、
前記同期クロックに同期して動作し、前記検出期間に、前記同期クロックのクロック数をカウントして、そのカウント値を出力するカウンタと、
前記カウント値と前記逓倍数Ｎとを比較して、前記カウント値が前記逓倍数Ｎと等しくなったときに、アクティブ状態の比較結果を出力する比較回路と、
前記同期クロックに同期して動作し、前記比較結果がアクティブ状態になったときに、前記アクティブ状態のＤＬＬ開始信号を出力する比較結果保持回路とを備えることが好ましい。

また、前記期間設定回路は、前記リファレンスクロックに同期して動作し、前記期間設定信号として、前記リファレンスクロックを２分周した分周クロックを生成する２分周器であることが好ましい。

また、前記ＤＬＬ回路は、前記ＰＬＬ回路にカスケード接続された２以上のＤＬＬ回路であることが好ましい。

本発明では、ＰＬＬ回路が動作を開始してから、周期検出期間に、同期クロックのカウント値逓倍数Ｎと等しくなったこと、つまり、同期クロックの周期が、同期クロックのロック周期に最初に到達したことを検出したときに、ＤＬＬ回路の動作を開始させる。従って、本発明によれば、ハーモニックロックを発生することなく、クロック位相シフト回路全体のロック時間を短縮することができる。

本発明のクロック位相シフト回路１０の構成を表す一実施形態のブロック図である。 図１に示す周期検出回路２６の構成を表す一例の回路図である。 （Ａ）および（Ｂ）は、図２に示す周期検出回路２６の動作を表す一例の状態遷移図である。 図２に示す周期検出回路２６の動作を表す一例のタイミングチャートである。 図２に示す周期検出回路２６の動作を表す別の例のタイミングチャートである。 図１に示すＰＬＬ回路１２の同期クロックとＤＬＬ回路１４の遅延クロックとの関係を表す一例のグラフである。 従来のクロック位相シフト回路４０の構成を表す一例のブロック図である。 図７に示すＰＬＬ回路１２の同期クロックとＤＬＬ回路１４の遅延クロックとの関係を表す一例のグラフである。 ＰＬＬ回路１２の同期クロックとＤＬＬ回路１４の遅延クロックとの関係を表す別の例のグラフである。

以下に、添付の図面に示す好適実施形態に基づいて、本発明のクロック位相シフト回路を詳細に説明する。

図１は、本発明のクロック位相シフト回路１０の構成を表す一実施形態のブロック図である。同図に示すクロック位相シフト回路１０は、図７に示す従来のクロック位相シフト回路４０において、さらに、２分周器（１／２）２４と、周期検出回路２６とを備えている。
つまり、クロック位相シフト回路１０は、ＰＬＬ回路１２と、ＤＬＬ回路１４と、２分周器（１／２）２４と、周期検出回路２６とによって構成されている。

ＰＬＬ回路１２には、リファレンスクロックREFCLKおよび逓倍数設定信号N_DIVが入力されている。
ＰＬＬ回路１２は、リファレンスクロックREFCLKに位相同期し、逓倍設定信号N_DIVによって設定された逓倍数Ｎ（Ｎは、１以上の整数）に基づいて、リファレンスクロックREFCLKの周波数をＮ逓倍した周波数を持つ同期クロックPLL_CLKを生成するものであり、位相周波数比較器（ＰＦＤ）およびチャージポンプ（ＣＰ）１６と、ループフィルタ（ＬＦ）１８と、電圧制御発振器（ＶＣＯ）２０と、Ｎ分周器（１／Ｎ）２２とを備えている。

ＰＬＬ回路１２は、従来のクロック位相シフト回路４０が備えるものと同一のものであるから、同一の構成要素に同一の符号を付して、その繰り返しの説明を省略する。

２分周器２４には、リファレンスクロックREFCLKが入力されている。
２分周器２４は、リファレンスクロックREFCLKの立ち上がりに同期して動作し、リファレンスクロックREFCLKを２分周した分周クロックREFCLKD2を生成するものである。つまり、分周クロックREFCLKD2のハイレベル（Ｈ）およびローレベル（Ｌ）の期間は、それぞれ、リファレンスクロックREFCLKの１周期に相当する。

２分周器２４は、リファレンスクロックREFCLKに同期して動作し、リンファレンスクロックREFCLKの１周期に相当する周期検出期間を設定する期間設定信号を生成する本発明の期間設定回路の一例である。つまり、分周クロックREFCLKD2は、本発明の期間設定信号の一例であり、本実施形態の場合、分周クロックREFCLKD2のＨの期間が周期検出期間となる。

周期検出回路２６には、分周クロックREFCLKD2、逓倍数設定信号N_DIV、同期クロックPLL_CLK、および、初期化のリセット信号RSTNが入力されている。初期化のリセット信号RSTNは、初期化を行う場合にのみ、Ｌとなる信号である。
周期検出回路２６は、ＰＬＬ回路１２の電圧制御発振器２０の発振クロック、つまり、同期クロックPLL_CLKの立ち上がりに同期して動作し、期間設定信号によって設定された周期検出期間に、同期クロックPLL_CLKのクロック数をカウントし、そのカウント値COUNTが逓倍数Ｎと等しくなったこと、つまり、同期クロックPLL_CLKの周期が、そのロック周期Ｔに到達したことを検出したときに、アクティブ状態であるＨのＤＬＬ開始信号DLL_STARTを出力するものである。

ＤＬＬ回路１４には、同期クロックPLL_CLKおよびＤＬＬ開始信号DLL_STARTが入力されている。
ＤＬＬ回路１４は、ＤＬＬ開始信号DLL_STARTがアクティブ状態であるＨになると動作を開始し、同期クロックPLL_CLKの位相を所定の位相シフト量（ＤＬＬ遅延）だけシフトして、遅延クロックDLL_CLKとして出力するものである。

図１では、ＰＬＬ回路１２に接続された１つのＤＬＬ回路１４を記載しているが、２以上のＤＬＬ回路１４をＰＬＬ回路１２にカスケード接続することが可能である。この場合、２以上のＤＬＬ回路１４には、それぞれ、同期クロックPLL_CLKおよびＤＬＬ開始信号DLL_STARTが入力される。

次に、周期検出回路２６について具体例を挙げて説明する。

図２は、図１に示す周期検出回路２６の構成を表す一例の回路図である。同図に示す周期検出回路２６は、フリップフロップ（ＦＦ）２８および加算器３０からなるカウンタ３６と、比較回路３２と、ＦＦ３４と、ＡＮＤ回路３８とを備えている。

ＦＦ２８のデータ入力端子Ｄには、加算器３０の出力信号が入力され、クロック入力端子には、同期クロックPLL_CLKが入力され、リセット入力端子には、分周クロックREFCLKD2とリセット信号RSTNとの論理積をとるＡＮＤ回路３８の出力信号が入力されている。
加算器３０の一方の入力端子には、ＦＦ２８のデータ出力端子Ｑから出力されるカウント値COUNTが入力され、他方の入力端子には“１”が入力されている。
カウンタ３６は、同期クロックPLL_CLKの立ち上がりに同期して動作し、分周クロックREFCLKD2がＨである前述の周期検出期間に、同期クロックPLL_CLKのクロック数をカウントして、そのカウント値COUNTを出力するものである。

続いて、比較回路３２の入力端子Ａには、カウント値COUNTが入力され、入力端子Ｂには、逓倍数設定信号N_DIVが入力されている。
比較回路３２は、カウント値COUNTと逓倍数Ｎとを比較して、カウント値COUNTが逓倍数Ｎと等しくなったときに、つまり、同期クロックPLL_CLKの周期が周期Ｔに到達したときに、出力端子Ｚからアクティブ状態であるＨの比較結果を出力するものである。

ＦＦ３４の入力端子Ｄは電源に接続され、イネーブル入力端子ＥＮには、比較回路３２の比較結果が入力され、クロック入力端子には、同期クロックPLL_CLKが入力され、リセット入力端子には、リセット信号RSTNが入力されている。
ＦＦ３４は、本発明の比較結果保持回路の一例であり、同期クロックPLL_CLKの立ち上がりに同期して動作し、比較結果がアクティブ状態のＨになったときに、データ出力端子Ｑからアクティブ状態であるＨのＤＬＬ開始信号DLL_STARTを出力するものである。

次に、周期検出回路２６の動作を説明する。

図３（Ａ）の状態遷移図に示すように、分周クロックREFCLKD2がＬ、または、リセット信号RSTNがＬの期間、ＦＦ２８はリセットされ、カウント値COUNTは“０”になる。この時、加算器３０の出力信号は“１”になり、比較回路３２の比較結果は非アクティブ状態のＬになる。
また、同図（Ｂ）の状態遷移図に示すように、リセット信号RSTNがＬの期間、ＦＦ３４はリセットされ、ＤＬＬ開始信号DLL_STARTは非アクティブ状態のＬに初期化される。

一方、同図（Ａ）の状態遷移図に示すように、分周クロックREFCLKD2がＨ、かつ、リセット信号がＨの期間、ＦＦ２８は、同期クロックPLL_CLKの立ち上がりに同期して動作し、加算器３０の出力信号を保持してカウント値COUNTとして出力する。つまり、カウント値COUNTは、分周クロックREFCLKD2がＨ、かつ、リセット信号RSTNがＨの期間、同期クロックPLL_CLKの立ち上がりに同期して１ずつカウントアップされる。

そして、同図（Ｂ）の状態遷移図に示すように、カウント値COUNTが、逓倍数Ｎと等しくなったときに、比較回路３２の比較結果がアクティブ状態のＨになる。

また、リセット信号RSTNがＨの期間、ＦＦ３４は、同期クロックPLL_CLKの立ち上がりに同期して動作し、比較結果がＨになったときに、ＤＬＬ開始信号DLL_STARTとしてアクティブ状態のＨを出力する。

続いて、図４は、図２に示す周期検出回路２６の動作を表す一例のタイミングチャートである。このタイミングチャートは、同期クロックPLL_CLKの周期が周期Ｔに到達する前の周期検出回路２６の動作を表す。
このタイミングチャートに示すように、リファレンスクロックREFCLKは、所定の周期のクロック信号であり、分周クロックREFCLKD2は、リファレンスクロックREFCLKの立ち上がりに同期して、リファレンスクロックREFCLKを２分周したクロック信号である。従って、前述のように、分周クロックREFCLKD２のＨの期間およびＬの期間は、それぞれ、リファレンスクロックREFCLKの１周期に相当する。
同期クロックPLL_CLKの周期が周期Ｔに到達する前には、同期クロックPLL_CLKの周波数は比較的低い、つまり、同期クロックPLL_CLKの周期は比較的大きいため、同期クロックPLL_CLKがＨである周期検出期間において、カウント値COUNTは、逓倍数Ｎまで到達しない。従って、ＤＬＬ開始信号DLL_STARTは、非アクティブ状態のＬから変化しない。

図５は、図２に示す周期検出回路２６の動作を表す別の例のタイミングチャートである。このタイミングチャートは、同期クロックPLL_CLKの周期が周期Ｔに到達するときの周期検出回路２６の動作を表す。
このタイミングチャートに示すように、同期クロックPLL_CLKの周期が周期Ｔに到達するときには、同期クロックPLL_CLKの周波数は比較的高くなり、つまり、同期クロックPLL_CLKの周期は比較的小さくなり、周期検出期間において、カウント値COUNTは、逓倍数Ｎまで到達する。カウント値COUNTが逓倍数Ｎに到達すると、ＤＬＬ開始信号DLL_STARTは、その次の同期クロックPLL_CLKの立ち上がりに同期して、アクティブ状態のＨに変化する。

次に、クロック位相シフト回路１０の動作を説明する。

クロック位相シフト回路１０では、ＰＬＬ回路１２により、リファレンスクロックREFCLKに位相同期し、リファレンスクロックREFCLKの周波数をＮ逓倍した周波数を持つ同期クロックPLL_CLKが生成される。

一方、２分周器２４により、リファレンスクロックREFCLKが２分周されて、分周クロックREFCLKD2が生成される。

続いて、周期検出回路２６により、分周クロックREFCLKD2がＨの期間に、つまり、周期検出期間に、同期クロックPLL_CLKのクロック数がカウントされ、そのカウント値COUNTが逓倍数Ｎと等しくなったことが検出されたときに、つまり、同期クロックPLL_CLKの周期が周期Ｔに到達したことが検出されたときに、アクティブ状態であるＨのＤＬＬ開始信号DLL_STARTが出力される。

ＤＬＬ開始信号DLL_STARTがアクティブ状態であるＨになると、ＤＬＬ回路１４が動作を開始し、ＤＬＬ回路１４により、同期クロックPLL_CLKの位相が所定の位相シフト量だけシフトされ、遅延クロックDLL_CLKとして出力される。

続いて、図６は、図１に示すＰＬＬ回路１２の同期クロックとＤＬＬ回路１４の遅延クロックとの関係を表す一例のグラフである。
クロック位相シフト回路１０では、まず、ＰＬＬ回路１２の動作が開始される。ＰＬＬ回路１２が動作を開始すると、同図のグラフに示すように、同期クロックPLL_CLKの周期は徐々に小さくなって、一旦、オーバーシュートしてＰＬＬ回路１２のロック周期Ｔを下回り、続いて、徐々に大きくなって周期Ｔを上回り、以後、周期の増減を繰り返した後、周期Ｔにロックする。

ＤＬＬ回路１４は、周期検出回路２６により、カウント値COUNTが逓倍数Ｎと最初に等しくなったことが検出されたときに、つまり、同期クロックPLL_CLKの周期が周期Ｔに到達したことが検出されたときに、ＤＬＬ開始信号DLL_STARTがアクティブ状態のＨになると、動作が開始される。
ＤＬＬ回路１４が動作を開始すると、同図のグラフに示すように、遅延クロックDLL_CLKの位相シフト量は徐々に大きくなって、周期が徐々に小さくなる途中の周期Ｔよりも小さい同期クロックPLL_CLKの周期に相当する位相シフト量に到達し、その後、同期クロックPLL_CLKの周期の変化に追従して増減を繰り返した後、同期クロックPLL_CLKの周期Ｔに相当する、ＤＬＬ回路１４のロック位相シフト量に到達すると、この周期Ｔに相当する位相シフト量にロックする。

ハーモニックロックは、同期クロックPLL_CLKの周期が周期Ｔよりも大きい場合に発生するリスクがあるが、同期クロックPLL_CLKの周期が一旦周期Ｔよりも小さくなってしまえば、ハーモニックロックが発生することはない。
上記のように、クロック位相シフト回路１０では、ＰＬＬ回路１２が動作を開始してから、同期クロックPLL_CLKの周期が周期Ｔに最初に到達したことを検出したときに、ＤＬＬ回路１４の動作を開始させる。従って、クロック位相シフト回路１０では、ハーモニックロックを発生することなく、クロック位相シフト回路１０全体のロック時間を短縮することができる。

なお、ＰＬＬ回路１２、ＤＬＬ回路１４、期間設定回路、および、周期検出回路２６の具体的な構成は何ら限定されず、同様の機能を実現することができる各種構成のものが利用可能である。また、各信号の極性も何ら限定されず、各信号の極性に応じて回路構成を適宜変更することができる。

本発明は、基本的に以上のようなものである。
以上、本発明について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。

１０、４０ クロック位相シフト回路
１２ ＰＬＬ回路
１４ ＤＬＬ回路
１６ 位相周波数比較器（ＰＦＤ）およびチャージポンプ（ＣＰ）
１８ ループフィルタ（ＬＦ）
２０ 電圧制御発振器（ＶＣＯ）
２２ Ｎ分周器
２４ ２分周器
２６ 周期検出回路
２８、３４ フリップフロップ（ＦＦ）
３０ 加算器
３２ 比較回路
３６ カウンタ
３８ ＡＮＤ回路

Claims (4)

1. リファレンスクロックに位相同期し、逓倍数設定信号によって設定された逓倍数Ｎ（Ｎは、１以上の整数）に基づいて、前記リファレンスクロックの周波数をＮ逓倍した周波数を持つ同期クロックを生成するＰＬＬ回路と、
   前記リファレンスクロックに同期して動作し、前記リファレンスクロックの１周期に相当する周期検出期間を設定する期間設定信号を生成する期間設定回路と、
   前記同期クロックに同期して動作し、前記周期検出期間に、前記同期クロックのクロック数をカウントし、そのカウント値が前記逓倍数Ｎと等しくなったことを検出したときに、アクティブ状態のＤＬＬ開始信号を出力する周期検出回路と、
   前記ＤＬＬ開始信号がアクティブ状態になると動作を開始し、前記同期クロックの位相を所定の位相シフト量だけシフトして、遅延クロックとして出力するＤＬＬ回路とを備えることを特徴とするクロック位相シフト回路。
2. 前記周期検出回路は、
   前記同期クロックに同期して動作し、前記検出期間に、前記同期クロックのクロック数をカウントして、そのカウント値を出力するカウンタと、
   前記カウント値と前記逓倍数Ｎとを比較して、前記カウント値が前記逓倍数Ｎと等しくなったときに、アクティブ状態の比較結果を出力する比較回路と、
   前記同期クロックに同期して動作し、前記比較結果がアクティブ状態になったときに、前記アクティブ状態のＤＬＬ開始信号を出力する比較結果保持回路とを備える請求項１に記載のクロック位相シフト回路。
3. 前記期間設定回路は、前記リファレンスクロックに同期して動作し、前記期間設定信号として、前記リファレンスクロックを２分周した分周クロックを生成する２分周器である請求項１または２に記載のクロック位相シフト回路。
4. 前記ＤＬＬ回路は、前記ＰＬＬ回路にカスケード接続された２以上のＤＬＬ回路である請求項１〜３のいずれか１項に記載のクロック位相シフト回路。

Images