CN115580294A - 时钟电路及其控制方法、通讯设备 - Google Patents

Abstract

本发明提供了一种时钟电路及其控制方法、通讯设备，其中，时钟电路包括锁相环和触发单元，锁相环用于接收参考时钟信号以及输出锁相时钟信号的分频信号和锁相时钟信号；触发单元的使能信号输入端用于接收第一使能信号，使能信号输出端用于输出第二使能信号，触发单元用于根据第一使能信号和二分频信号控制第二使能信号输出，以使得第二使能信号每次处于有效状态的情况下，锁相时钟信号都处于相同相位，达到控制锁相环输出到下级电路的相位的目的，实现在闲时停止下级电路的工作，极大的降低了能耗。

Description

时钟电路及其控制方法、通讯设备

技术领域

本发明实施例涉及但不限于通信技术领域，尤其涉及一种时钟电路及其控制方法、通讯设备。

背景技术

锁相环是一种极为常见的模块或电路，在通信领域具有极为广泛的应用。锁相环在时分双工(Time Division Duplexing，TDD)场景应用时，锁相环输出端的缓冲器或分频器等器件会需要通过周期性掉电上电的方式，来达到降低功耗、节省能源的目的。但是在TDD场景应用时，锁相环最终输出给下级电路的相位会出现相位不能确定的问题，例如：可能出现输出0度、90度、180度或270度(甚至更多相位)的随机相位现象，影响下级电路的正常工作。

发明内容

以下是对本文详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。

本发明实施例提供了一种时钟电路及其控制方法、通讯设备，能够减少出现相位随机现象。

第一方面，本发明实施例提供了一种时钟电路，包括锁相环、触发单元；

所述锁相环设置有第一分频输出端和锁相输出端，所述锁相输出端用于输出锁相时钟信号，所述第一分频输出端用于输出所述锁相时钟信号的分频信号；

所述触发单元设置有使能信号输入端、时钟信号输入端、使能信号输出端，所述时钟信号输入端与所述第一分频输出端连接，所述使能信号输入端用于接收第一使能信号，所述使能信号输出端用于输出第二使能信号，所述触发单元用于根据所述第一使能信号和所述分频信号控制所述第二使能信号输出，以使得所述第二使能信号每次处于有效状态的情况下，所述锁相时钟信号都处于相同相位。

第二方面，本发明实施例还提供一种时钟电路的控制方法，所述时钟电路包括锁相环、触发单元，所述锁相环设置有第一分频输出端和锁相输出端，所述锁相输出端用于输出锁相时钟信号，所述第一分频输出端用于输出所述锁相时钟信号的分频信号；触发单元设置有使能信号输入端、时钟信号输入端、使能信号输出端，所述第一分频输出端与所述时钟信号输入端连接；

所述控制方法包括：

向所述使能信号输入端发送第一使能信号，使得所述触发单元根据所述第一使能信号和来自所述锁相环的所述分频信号从所述使能信号输出端输出第二使能信号，以使得所述第二使能信号每次处于有效状态的情况下，所述锁相环输出的所述锁相时钟信号都处于相同相位。

第三方面，本发明实施例还提供一种通讯设备，包括本发明第一方面实施例的所述时钟电路。

本发明实施例包括时钟电路、时钟电路的控制方法、通讯设备，当需要让锁相环输入信号到下级电路时，控制第一使能信号输入到触发单元的使能信号输入端，同时，触发单元的时钟信号输入端会输入分频信号，再利用分频信号控制使能信号输出端输出的第二使能信号是否有效，使得每次第二使能信号变为有效状态时，分频信号都处于同一相位，或者说，每次都会在分频信号处于同一相位时，第一使能信号处于有效状态时，触发单元才会跟随第一使能信号输出处于有效状态的第二使能信号，又因为分频信号是由锁相时钟信号分频得到，因此必然可以实现每次在第二使能信号有效时，锁相时钟信号必然会处于同一相位，即输出到下级电路的输出相位相同。进而再利用第二使能信号控制下级电路工作时，不会像直接使用第一使能信号一样，无法控制锁相环输出到下级电路的相位。同时，因为可以控制锁相环输出到下级电路的相位，则可以在闲时停止下级电路的工作，极大的降低了能耗。

本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。

附图说明

附图用来提供对本发明技术方案的进一步理解，并且构成说明书的一部分，与本发明的实施例一起用于解释本发明的技术方案，并不构成对本发明技术方案的限制。

图1是本发明的实施例一提供的时钟电路的电路原理图；

图2是本发明的实施例一提供的时钟电路触发单元的信号示意图；

图3是传统的相位固定电路锁相环输出的信号示意图；

图4是本发明的实施例一提供的时钟电路锁相环输出的信号示意图；

图5是本发明的实施例二提供的一种时钟电路的系统简图；

图6是本发明的实施例二提供的另一种时钟电路的系统简图；

图7是本发明的实施例三提供的时钟电路的电路原理图；

图8是本发明的实施例三提供的时钟电路触发单元的信号示意图。

附图标记：

锁相环100、锁相输入端110、第一分频输出端120、锁相输出端130、

触发单元200、使能信号输入端210、时钟信号输入端220、使能信号输出端230、

延时单元300、延时输入端310、延时输出端320、延时使能端330、

第一通断单元400、第一缓冲输入端410、第一缓冲输出端420、第一缓冲使能端430、信号转换单元500、转换输入端510、转换输出端520、转换使能端530、

第二通断单元600、第二缓冲输入端610、第二缓冲输出端620、第二缓冲使能端630、混频器700、混频输入端710、混频输出端720、

外置分频单元800、分频输入端810、第二分频输出端820。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。

需要说明的是，虽然在装置示意图中进行了功能模块划分，在流程图中示出了逻辑顺序，但是在某些情况下，可以以不同于装置中的模块划分，或流程图中的顺序执行所示出或描述的步骤。说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。

本发明实施例提供了一种时钟电路及其控制方法、通讯设备，能够防止出现相位随机现象。

下面结合附图，对本发明实施例作进一步阐述。

如图1所示，图1本发明的一个实施例提供的时钟电路的电路原理图。

如图1所示，该时钟电路，包括锁相环100、触发单元200；

锁相环100设置有锁相输入端110、第一分频输出端120和锁相输出端130，锁相输入端110用于接收参考时钟信号REF，锁相输出端130用于输出锁相时钟信号REF1，第一分频输出端120用于输出参考时钟信号REF的分频信号；

触发单元200设置有使能信号输入端210、时钟信号输入端220、使能信号输出端230，时钟信号输入端220与第一分频输出端120连接，使能信号输入端210用于接收第一使能信号En，使能信号输出端230用于输出第二使能信号En’，触发单元200用于根据第一使能信号En和分频信号控制第二使能信号En’输出，以使得第二使能信号En’每次处于有效状态的情况下，锁相时钟信号REF1都处于相同相位。

在本实施例中，当需要让锁相环100输出锁相时钟信号REF1到下级电路时，控制第一使能信号En输入到触发单元200的使能信号输入端210，使得仅在分频信号处于同一相位时，才让第二使能信号En’跟随第一使能信号En变化输出，以保证第二使能信号En’的变化时刻只能处于分频信号的固定相位，又因为，锁相环100的分频信号是由锁相环100的锁相时钟信号REF1经过分频所得，因此当第二使能信号En’变化时刻处于分频信号的固定相位时，也必定会处于锁相环100的锁相时钟信号REF1的固定相位。进而，再利用第二使能信号En’控制下级电路工作时，第二使能信号En’必定在锁相环100的锁相时钟信号REF1的固定相位才会输出使能，从而保证每次锁相环100输入到下级电路时的锁相时钟信号REF1相位确定，不再随机。此外，只要输入锁相环100的参考时钟信号REF的频率不变，而锁相环100输出到下级电路的相位又能确定，那么下级电路便能够工作在一个完全确定的时序中。

需要说明的是，触发单元200能够根据第一使能信号En和分频信号控制第二使能信号En'输出，以使得第二使能信号En’每次处于有效状态的情况下，锁相时钟信号REF1都处于相同相位，指的是，触发单元200能够根据第一使能信号En和分频信号控制第二使能信号En'输出，使得每当第二使能信号En'变化为有效状态时，锁相时钟信号REF1都能够稳定其自身的相位而处于相同的相位，不再随机输入下级电路。

而传统的相位固定电路，因为直接采用第一使能信号En控制下级电路，所以一旦第一使能信号En停止使能再重新使能时，锁相环100会立刻输入锁相时钟信号REF1到下级电路，根本确定控制锁相环100输出时的相位，只能随机输出，从而导致下级电路难以正常工作，因此，在传统的固定相位电路中，锁相环100与下级电路之间会始终保持信号输入，以防止因为重新上电导致的相位不可控的问题，这也必然会造成下级电路即使处于闲时也需要工作，极大增加了功耗。反之，因为本实施例的时钟电路可以控制锁相环100输出到下级电路的相位，则可以在闲时停止下级电路的工作，极大的降低了能耗。

进一步参考图2，图2为本实施例的时钟电路触发单元200的信号示意图，图2中分频信号采用二分频信号；这里可以明显看出，在第一使能信号En变化为高电平时，第二使能信号En’并不会马上变化，而是会在二分频信号从高电平变化到低电平时才跟随第一使能信号En变化；又因为二分频信号是由锁相环100的锁相时钟信号REF1经过二分频而来，从而保证在每次第二使能信号En’变化输出时，锁相环100输出的锁相时钟信号REF1必定处于固定的相位，从而达到输出相位固定的目的，即每次第二使能信号En’变化到高电平时，锁相时钟信号REF1都会处于同一个确定的相位，不再出现随机现象。

进一参考图3、图4，图3是传统的相位固定电路锁相环100输出的信号示意图，图4是本实施例的时钟电路锁相环100输出的信号示意图；图3、图4中参考二分频信号可以理解为是同一个对照信号；可以看出，图3中直接受第一使能信号En控制输出到下级电路的二分频信号，在图中箭头所指时刻即第一使能信号En使能瞬间，其相位与参考二分频信号完全相反；而图4中是受第二使能信号En’控制输出到下级电路的二分频信号，其相位与参考二分频信号一致，从而保证输出相位的稳定。该时钟电路因为可以控制锁相环100输入到下级电路的相位，则下级电路可以在闲时停止作，不用一直处于通电状态，极大的降低了能耗。

另外，如图1所示，该时钟电路还包括延时单元300；

延时单元300设置有延时输入端310、延时输出端320、延时使能端330，延时输入端310与使能信号输出端230连接，延时输出端320用于输出延时之后的第二使能信号En’，延时使能端330用于接收延时控制信号。

本实施例中，由于在触发单元200的使能信号输出端230连接了延时单元300，在延时单元300接收到延时控制信号后，会将延时单元300投入使用，进而达到让第二使能信号En’延时一定时间再输出的目的，以使得第二使能信号En’可以在分频信号处于特定相位时再输出，即，可以调整锁相环100的锁相时钟信号REF1输入下级电路的相位。

具体的，延时单元300有多个，每个延时单元300可以延时单位时间，通过延时控制信号控制投入使用的延时单元300的数量，从而调整输出第二使能信号En’时锁相环100的锁相时钟信号REF1的输入下级电路的相位，例如：延迟四分之一个周期，便可以让第二使能信号En’使能瞬间，锁相环100输出到下级电路的相位变化90度。

如图5，图5是本发明的另一个实施例提供的时钟电路的系统简图仅采用第二使能信号控制；

如图5所示，该时钟电路，在上述实施例的时钟电路的基础上增加了第一通断单元400。

第一通断单元400设置有第一缓冲输入端410、第一缓冲输出端420、第一缓冲使能端430，第一缓冲输入端410与锁相输出端130连接，第一缓冲使能端430与使能信号输出端230连接。

将使能信号输出端230输出的第二使能信号En’输入到第一通断单元400，进而可以通过控制第一通断单元400的通断来控制锁相环100与下级电路的接通状态。

具体的，如图5所示，第一通断单元400采用缓冲器，以达到通断的目的，或者采用其他电子开关器件，实现通断控制。

另外，如图5、图6所示，图6是本发明的另一个实施例提供的时钟电路的系统简图采用第一使能信号和第二使能信号控制；

如图5、图6所示，该时钟电路还包括：信号转换单元500、混频器700。

信号转换单元500设置有转换输入端510、转换输出端520、转换使能端530，转换输入端510与第一缓冲输出端420连接，转换使能端530与使能信号输入端210或使能信号输出端230连接；

混频器700设置有混频输入端710、混频输出端720，混频输入端710与转换输出端520连接。

信号转换单元500的转换使能端530在接收到第二使能信号En’后，会对第一通断单元400传输的信号进行转换，输出差分、IQ变换后的四路信号到混频器700，由混频器700进行混频再输出，以满足TDD应用场景的需求。

具体的，如图5所示，信号转换单元500采用正交二分频器。第二通断单元600与第一通断单元400皆采用缓冲器，以实现通断控制。

如图5、图6所示，该时钟电路还包括第二通断单元600，第二通断单元600设置有第二缓冲输入端610、第二缓冲输出端620、第二缓冲使能端630，第二缓冲输入端610与转换输出端520连接，第二缓冲使能端630与使能信号输入端210或使能信号输出端230连接，第二缓冲输出端620与混频输入端710连接。

第二通断单元600设置在信号转换单元500、混频器700之间后，可以控制信号转换单元500、混频器700之间的链路的通断，同时也可以起到足够的缓冲作用。

如图5所示，该时钟电路中，信号转换单元500靠近混频器700设置。

将信号转换单元500靠近混频器700设置之后，可以缩减将信号转换单元500输出的正交信号和差分信号的传输距离，进而可以简化第二缓冲器的缓冲结构，还可以方便布线，以及降低射频串扰的风险。

具体的，如图1所示，触发单元200采用D触发器。

D触发器可以根据分频信号的电平变化以及第一使能信号En变化状态来控制第二使能信号En’的变化状态，使得第二使能信号En’仅在分频信号处于与D触发器的触发电平信号一致时，第二使能信号En’才会跟随第一使能信号En变化输出。此外，除了D触发器外，也可以采用JK触发器等其他触发器构建触发单元200，只需要保证所构建的触发单元200功能与D触发器一致即可。而直接采用D触发器可以极大的简化电路结构。在一些实施例中，在D触发器的时钟信号输入端220可以设置反相器，以改变触发D触发器的触发电平信号。

如图7所示，图7是本发明的另一个实施例提供的时钟电路触发单元200的信号示意图。

如图7所示，该时钟电路内部并不具有内置分频单元，在上述实施例的基础上，时钟电路还包括：外置分频单元800。

外置分频单元800设置有分频输入端810、第二分频输出端820，分频输入端810与第一分频输出端120连接，第二分频输出端820与时钟信号输入端220连接。

结合图8，图8是本实施例的时钟电路触发单元200的信号示意图，图8中分频信号为二分频信号；外置分频单元800可以在锁相环100的锁相时钟信号REF1输入分频输入端810后，对锁相环100的锁相时钟信号REF1进行分频，进而获得分频信号。该时钟电路在增加外置分频单元800后，也可以满足控制不具备内置分频单元的锁相环100的需求，且仍具备上述实施例的时钟电路的优点。

具体的，如图7、图8所示，外置分频单元800可以直接采用D触发器进行构建，锁相时钟信号REF1经过D触发器后，形成二分频信号。采用D触发器作为外置分频单元800可以有效的减少增加外置分频单元800带来的功耗增加和面积增大等问题。

基于上述实施例的时钟电路，下面提出时钟电路的控制方法的各个实施例。

本发明一个实施例提供的一种时钟电路的控制方法，时钟电路如图1所示，该时钟电路包括锁相环100、触发单元200；锁相环100设置有锁相输入端110、第一分频输出端120和锁相输出端130，锁相输入端110用于接收参考时钟信号REF，锁相输出端130用于输出锁相时钟信号REF1，第一分频输出端120用于输出参考时钟信号REF的分频信号；触发单元200设置有使能信号输入端210、时钟信号输入端220、使能信号输出端230，时钟信号输入端220与第一分频输出端120连接，使能信号输入端210用于接收第一使能信号En，使能信号输出端230用于输出第二使能信号En’，触发单元200用于根据第一使能信号En和分频信号控制第二使能信号En’输出，以使得每次在第二使能信号En’变为有效状态时，锁相时钟信号REF1都处于相同相位。

控制方法包括：

向使能信号输入端210发送第一使能信号En，使得触发单元200根据第一使能信号En和来自锁相环100的分频信号从使能信号输出端230输出第二使能信号En’，以使得第二使能信号En’每次处于有效状态的情况下，锁相环100输出的锁相时钟信号REF1都处于相同相位。

当需要让锁相环100输出锁相时钟信号REF1到下级电路时，控制第一使能信号En输入到触发单元200的使能信号输入端210，使得仅在分频信号处于同一相位时，才让第二使能信号En’跟随第一使能信号En变化输出，以保证第二使能信号En’的变化时刻只能处于分频信号的固定相位，又因为，锁相环100的分频信号是由锁相环100的锁相时钟信号REF1经过分频所得，因此当第二使能信号En’变化时刻处于分频信号的固定相位时，也必定会处于锁相环100的锁相时钟信号REF1的固定相位。进而，再利用第二使能信号En’控制下级电路工作时，第二使能信号En’必定在锁相环100的锁相时钟信号REF1的固定相位才会输出使能，从而保证每次锁相环100输入到下级电路时的锁相时钟信号REF1相位确定，不再随机。而传统的相位固定电路，因为直接采用第一使能信号En控制下级电路，所以一旦第一使能信号En停止使能再重新使能时，锁相环100会立刻输入锁相时钟信号REF1到下级电路，根本确定控制锁相环100输出时的相位，只能随机输出，从而导致下级电路难以正常工作，因此，在传统的固定相位电路中，锁相环100与下级电路之间会始终保持信号输入，以防止因为重新上电导致的相位不可控的问题，这也必然会造成下级电路即使处于闲时也需要工作，极大增加了功耗。反之，因为本实施例的时钟电路可以控制锁相环100输出到下级电路的相位，则可以在闲时停止下级电路的工作，极大的降低了能耗。

另外，如图1所示，该时钟电路还包括：延时单元300；延时单元300设置有延时输入端310、延时输出端320、延时使能端330，延时输入端310与使能信号输出端230连接，延时输出端320用于输出延时之后的第二使能信号En’，延时使能端330用于接收延时控制信号，延时输入端310与使能信号输出端230连接；

控制方法还包括：

向延时使能端330发送延时控制信号，以使得延时单元300从延时输出端320延迟输出第二使能信号En’。

由于设置了延时单元300，在延时单元300接收到延时控制信号后，会将延时单元300投入使用，进而达到让第二使能信号En’延时一定时间再输出的目的，以使得第二使能信号En’可以在二分频信号处于特定相位时再输出，即可以调整锁相环100的锁相时钟信号REF1输入下级电路的相位。

具体的，延时单元300有多个，每个延时单元300可以延时单位时间，通过延时控制信号控制投入使用的延时单元300的数量，从而调整输出第二使能信号En’时锁相环100的锁相时钟信号REF1的输入下级电路的相位，例如：延迟四分之一个周期，便可以让第二使能信号En’使能瞬间，锁相环100输出到下级电路的相位变化90度。

另外，如图5、图6所示，时钟电路还包括第一通断单元400，第一通断单元400设置有第一缓冲输入端410、第一缓冲输出端420、第一缓冲使能端430，第一缓冲输入端410与延时输出端320连接；

控制方法还包括：

向第一缓冲使能端430发送第二使能信号En’，以使得第一通断单元400控制锁相时钟信号REF1从第一缓冲输出端420输出。

将使能信号输出端230输出的第二使能信号En’输入到第一通断单元400，进而可以通过控制第一通断单元400的通断来控制锁相环100与下级电路的接通状态，以保证在没有第一通断单元400没有开通时，锁相时钟信号REF1不会输入到下级电路。

另外，如图5、图6所示，时钟电路还包括信号转换单元500、混频器700，信号转换单元500设置有转换输入端510、转换输出端520、转换使能端530，转换输入端510与第一缓冲输出端420连接，混频器700设置有混频输入端710、混频输出端720，混频输入端710与转换输出端520连接；

控制方法还包括：

向转换使能端530发送第一使能信号En或第二使能信号En’，以使得信号转换单元500、混频器700对锁相时钟信号REF1进行转换并由混频输出端720输出。

将第一使能信号En或第二使能信号En’输入到信号转换单元500的转换使能端530后，会对第一通断单元400传输的信号进行转换，输出差分、IQ变换后的四路信号到混频器700，由混频器700进行混频再输出，以满足TDD应用场景的需求。

另外，如图5、图6所示，时钟电路还包括第二通断单元600，第二通断单元600设置有第二缓冲输入端610、第二缓冲输出端620、第二缓冲使能端630，第二缓冲输入端610与转换输出端520连接，第二缓冲输出端620与混频输入端710连接；

控制方法还包括：

向第二通断单元600发送第一使能信号En或第二使能信号En’，以使得第二通断单元600控制信号转换单元500、混频器700之间的信号传输。

通过将第一使能信号En或第二使能信号En’输入到第二通断单元600的第二缓冲使能端630，从而可以控制信号转换单元500、混频器700之间链路的通断，起到一定的保护作用，同时第二通断单元600也可以起到足够的缓冲作用。

本发明的另一个实施例还提供一种通讯设备，包括如上实施例的时钟电路，即包括图1、图5、图6、图8中任一项所示的时钟电路。

在本实施例中，当需要让锁相环100输出锁相时钟信号REF1到下级电路时，控制第一使能信号En输入到触发单元200的使能信号输入端210，使得仅在分频信号处于同一相位时，才让第二使能信号En’跟随第一使能信号En变化输出，以保证第二使能信号En’的变化时刻只能处于分频信号的固定相位，又因为，锁相环100的分频信号是由锁相环100的锁相时钟信号REF1经过分频所得，因此当第二使能信号En’变化时刻处于分频信号的固定相位时，也必定会处于锁相环100的锁相时钟信号REF1的固定相位。进而，再利用第二使能信号En’控制下级电路工作时，第二使能信号En’必定在锁相环100的锁相时钟信号REF1的固定相位才会输出使能，从而保证每次锁相环100输入到下级电路时的锁相时钟信号REF1相位确定，不再随机。而传统的相位固定电路，因为直接采用第一使能信号En控制下级电路，所以一旦第一使能信号En停止使能再重新使能时，锁相环100会立刻输入锁相时钟信号REF1到下级电路，根本确定控制锁相环100输出时的相位，只能随机输出，从而导致下级电路难以正常工作，因此，在传统的固定相位电路中，锁相环100与下级电路之间会始终保持信号输入，以防止因为重新上电导致的相位不可控的问题，这也必然会造成下级电路即使处于闲时也需要工作，极大增加了功耗。反之，因为本实施例的时钟电路可以控制锁相环100输出到下级电路的相位，则可以在闲时停止下级电路的工作，极大的降低了能耗。

以上是对本发明的较佳实施进行了具体说明，但本发明并不局限于上述实施方式，熟悉本领域的技术人员在不违背本发明精神的前提下还可作出种种的等同变形或替换，这些等同的变形或替换均包含在本发明权利要求所限定的范围内。

Claims (12)

1.一种时钟电路，其特征在于，包括：

锁相环，设置有第一分频输出端和锁相输出端，所述锁相输出端用于输出锁相时钟信号，所述第一分频输出端用于输出所述锁相时钟信号的分频信号；

触发单元，设置有使能信号输入端、时钟信号输入端、使能信号输出端，所述时钟信号输入端与所述第一分频输出端连接，所述使能信号输入端用于接收第一使能信号，所述使能信号输出端用于输出第二使能信号，所述触发单元用于根据所述第一使能信号和所述分频信号控制所述第二使能信号输出，以使得所述第二使能信号每次处于有效状态的情况下，所述锁相时钟信号都处于相同相位。

2.根据权利要求1所述的时钟电路，其特征在于，所述时钟电路还包括延时单元，所述延时单元设置有延时输入端、延时输出端、延时使能端，所述延时输入端与所述使能信号输出端连接，所述延时输出端用于输出延时之后的所述第二使能信号，所述延时使能端用于接收延时控制信号。

3.根据权利要求1所述的时钟电路，其特征在于，所述时钟电路还包括第一通断单元，所述第一通断单元设置有第一缓冲输入端、第一缓冲输出端、第一缓冲使能端，所述第一缓冲输入端与所述锁相输出端连接，所述第一缓冲使能端与所述使能信号输出端连接。

4.根据权利要求3所述的时钟电路，其特征在于，所述时钟电路还包括：

信号转换单元，设置有转换输入端、转换输出端、转换使能端，所述转换输入端与所述第一缓冲输出端连接，所述转换使能端与所述使能信号输入端或使能信号输出端连接；

混频器，设置有混频输入端、混频输出端，所述混频输入端与所述转换输出端连接。

5.根据权利要求4所述的时钟电路，其特征在于，所述时钟电路还包括第二通断单元，所述第二通断单元设置有第二缓冲输入端、第二缓冲输出端、第二缓冲使能端，所述第二缓冲输入端与所述转换输出端连接，所述第二缓冲使能端与所述使能信号输入端或使能信号输出端连接，所述第二缓冲输出端与所述混频输入端连接。

6.根据权利要求1所述的时钟电路，其特征在于，当所述锁相环不具有内置分频单元，所述时钟电路还包括：

外置分频单元，设置有分频输入端、第二分频输出端，所述分频输入端与所述第一分频输出端连接，所述第二分频输出端与所述时钟信号输入端连接。

7.一种时钟电路的控制方法，所述时钟电路包括锁相环、触发单元，所述锁相环设置有第一分频输出端和锁相输出端，所述锁相输出端用于输出锁相时钟信号，所述第一分频输出端用于输出所述锁相时钟信号的分频信号；所述触发单元设置有使能信号输入端、时钟信号输入端、使能信号输出端，所述第一分频输出端与所述时钟信号输入端连接；

所述控制方法包括：

向所述使能信号输入端发送第一使能信号，使得所述触发单元根据所述第一使能信号和来自所述锁相环的所述分频信号从所述使能信号输出端输出第二使能信号，以使得所述第二使能信号每次处于有效状态的情况下，所述锁相环输出的所述锁相时钟信号都处于相同相位。

8.根据权利要求7所述的时钟电路的控制方法，其特征在于，所述时钟电路还包括延时单元，所述延时单元设置有延时输入端、延时输出端、延时使能端，所述延时输入端与所述使能信号输出端连接；

所述控制方法还包括：

向所述延时使能端发送延时控制信号，以使得所述延时单元从所述延时输出端延迟输出所述第二使能信号。

9.根据权利要求7所述的时钟电路的控制方法，其特征在于，所述时钟电路还包括第一通断单元，所述第一通断单元设置有第一缓冲输入端、第一缓冲输出端、第一缓冲使能端，所述第一缓冲输入端与所述延时输出端连接；

所述控制方法还包括：

向所述第一缓冲使能端发送所述第二使能信号，以使得所述第一通断单元控制所述锁相时钟信号从所述第一缓冲输出端输出。

10.根据权利要求9所述的时钟电路的控制方法，其特征在于，所述时钟电路还包括信号转换单元、混频器，所述信号转换单元设置有转换输入端、转换输出端、转换使能端，所述转换输入端与所述第一缓冲输出端连接，所述混频器设置有混频输入端、混频输出端，所述混频输入端与所述转换输出端连接；

所述控制方法还包括：

向所述转换使能端发送第一使能信号或第二使能信号，以使得所述信号转换单元、混频器对所述锁相时钟信号进行转换并由所述混频输出端输出。

11.根据权利要求10所述的时钟电路的控制方法，其特征在于，所述时钟电路还包括第二通断单元，所述第二通断单元设置有第二缓冲输入端、第二缓冲输出端、第二缓冲使能端，所述第二缓冲输入与所述转换输出端连接，所述第二缓冲输出端与所述混频输入端连接；

所述控制方法还包括：

向所述第二缓冲使能端发送第一使能信号或第二使能信号，以使得第二通断单元控制所述信号转换单元、混频器之间的信号传输。

12.一种通讯设备，其特征在于，包括权利要求1至6任一项所述的时钟电路。

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