CN113271086A

CN113271086A - 时钟无毛刺切换电路、芯片及电子设备

Info

Publication number: CN113271086A
Application number: CN202110810632.4A
Authority: CN
Inventors: 郑文杰
Original assignee: Shenzhen Injoinic Technology Co Ltd
Current assignee: Shenzhen Injoinic Technology Co Ltd
Priority date: 2021-07-19
Filing date: 2021-07-19
Publication date: 2021-08-17

Abstract

本申请实施例公开了时钟无毛刺切换电路，包括：第一反相器、第一与门、第一D触发器、第五D触发器、第六D触发器、第一门控时钟电路、第二与门、第三D触发器、第七D触发器、第八D触发器、第二门控时钟电路和第一或门。本申请的技术方案具有去毛刺的技术效果。

Description

时钟无毛刺切换电路、芯片及电子设备

技术领域

本申请涉及时钟电路技术领域，具体涉及一种时钟无毛刺切换电路、芯片及电子设备。

背景技术

随着现代芯片技术的发展，同一款芯片集成的应用场景越来越复杂。时钟网络作为芯片数据处理能力的关键因素，直接影响电路性能高低和功能稳定性。在高性能要求的应用场景下，比如芯片在做高清视频图像和大数据AI处理时，需要时钟运行在极高频率段；而在基础应用或待机状态下，为了节省芯片功耗，需要时钟运行在较低频率段。这种不同应用场景的实时切换，就需要控制电路运行速度的时钟可以动态智能切换。

时钟毛刺，就是两个时钟在切换时，出现了比时钟clka（频率记为Fa）和时钟clkb（频率记为Fb）的频率都要高的尖峰（频率记为Fx）。在高速复杂芯片中，电路在工作时出现时钟毛刺，将使得电路极不稳定或功能出错，带来不可预知的后果。如何无毛刺平稳地切换时钟，是现代芯片设计技术中的一个重要环节。

现有技术中，电路中同时使用了时钟的上升沿和下降沿触发，这在芯片设计中相当时钟频率加倍，在原始时钟频率本来就很高的情况下，频率再次加倍会使得芯片后端的时钟树综合吃紧，让芯片最终实现变得很困难。为了让时钟上升沿触发的信号稳定同步到时钟下降沿触发的寄存器DFF，前面需要使用两级寄存器（DFF1/DFF2和DFF3/DFF4）来进行同步。在亚微米或更深度工艺下，线延时加剧甚至显著超过逻辑门延时，极易出现clka到达AND3的线延时超过ena达到AND3的线延时，使AND3的输出仍然存在时钟毛刺。

发明内容

为此，为了解决现有技术中的时钟毛刺问题，本申请提出一种时钟无毛刺切换电路。

本申请通过以下技术手段解决上述问题：

一种时钟无毛刺切换电路，包括：反相器、与门、D触发器、或门，还包括：门控时钟电路，其中，

时钟选择信号selb经反相器后输入到第一与门的一输入端，所述第一与门的输出端与第一D触发器的数据输入端D相连；所述第一D触发器的输出端Q与第五触发器的数据输入端D相连，所述第五D触发器的输出端Q与第六触发器的数据输入端D相连，所述第五D触发器的输出端Q还与第一门控时钟电路的一输入端相连；

第一时钟信号clka分别输入到第一D触发器、第五D触发器和第六D触发器的时钟输入端，第一时钟信号clka还输入到所述第一门控时钟电路的另一输入端；

所述时钟选择信号selb输入到第二与门的一输入端，所述第二与门的另一输入端与所述第六触发器的另一输出端Qn相连；所述第二与门的输出端与第三D触发器的数据输入端D相连；所述第三D触发器的输出端Q与第七触发器的数据输入端D相连，所述第七D触发器的输出端Q与第八触发器的数据输入端D相连，所述第七D触发器的输出端Q还与第二门控时钟电路的一输入端相连；

第二时钟信号clkb分别输入到第三D触发器、第七D触发器和第八D触发器的时钟输入端，第二时钟信号clkb还输入到所述第二门控时钟电路的另一输入端；所述第八D触发器的另一输出端Qn与第一与门的另一输入端相连；

所述第一门控时钟电路和第二门控时钟电路的输出端分别连接所述第一或门的两个输入端，所述第一或门的输出端输出目标时钟clko。

可选的，

所述第一门控时钟电路包括：锁存器和第三与门，所述锁存器的两个输入端分别连接所述第五D触发器的输出端Q和所述第一时钟信号clka，所述第一时钟信号clka还连接所述第三与门的一输入端；所述锁存器的输出端与所述第三与门的另一输入端相连，所述第三与门的输出端连接所述第一或门的一个输入端。

可选的，

所述第二门控时钟电路包括：锁存器和第四与门，所述锁存器的两个输入端分别连接所述第七D触发器的输出端Q和所述第二时钟信号clkb，所述第二时钟信号clkb还连接所述第四与门的一输入端；所述锁存器的输出端与所述第四与门的另一输入端相连，所述第四与门的输出端连接所述第一或门的另一个输入端。

可选的，

所述第一D触发器、所述第五D触发器、所述第六D触发器、所述第三D触发器、所述第七D触发器和所述第八D触发均为时钟上升沿触发的D触发器。

本申请还提供一种芯片，所述芯片包括上述的时钟无毛刺切换电路。

本申请还提供一种电子设备，所述电子设备包括上述时钟无毛刺切换电路或上述芯片。

本申请提出一种用于时钟无缝切换电路，仅使用单个时钟沿触发，本申请提出一种用于时钟无缝切换电路，仅使用单个时钟沿触发，保证无毛刺切换，节省电路成本、降低芯片设计难度，保证无毛刺切换，节省电路成本、降低芯片设计难度。

附图说明

为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本申请提供的一种时钟无毛刺切换电路的电路原理图；

图2是本申请提供的门控时钟电路的电路原理图；

图3是本申请提供的ICG无毛刺处理的仿真波形图；

图4是时钟切换电路的电路原理图；

图5是图4所示的时钟切换电路对应的仿真波形图。

具体实施方式

为使本申请的上述目的、特征和优点能够更加明显易懂，下面将结合附图和具体的实施例对本申请的技术方案进行详细说明。需要指出的是，所描述的实施例子仅仅是本申请一部分实施例，而不是全部的实施例，基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

如图4所示，为一种时钟无毛刺切换电路，它主要由一个或门OR、4个与门AND、8个触发器DFF以及反相器组成。其中DFF1和DFF2使用了clka的上升沿触发，DFF5和DFF6使用了clka的下降沿触发；DFF3和DFF4使用了clka的上升沿触发。DFF5的输出ena与clka做与逻辑得到clka_o，DFF7的输出enb与clkb做与逻辑得到clkb_o,再通过或门得到最后的切换时钟clko。

从而不难看出，如图4所示的电路中同时使用了时钟的上升沿和下降沿触发，这在芯片设计中相当时钟频率加倍，在原始时钟频率本来就很高的情况下，频率再次加倍会使得芯片后端的时钟树综合吃紧，让芯片最终实现变得很困难。为了让时钟上升沿触发的信号稳定同步到时钟下降沿触发的寄存器DFF，前面需要使用两级寄存器（DFF1/DFF2和DFF3/DFF4）来进行同步。在亚微米或更深度工艺下，线延时加剧甚至显著超过逻辑门延时，极易出现clka到达AND3的线延时超过ena达到AND3的线延时，使AND3的输出仍然存在时钟毛刺，如图5所示，clka_x是时钟clka走线延时后到达AND3时的输入，ena_x是信号ena走线延时后到达AND3时的输入，只要clka_x的相对延时大于ena_x的相对延时，在AND3处的与逻辑，会得到clka的脉冲被削掉的尖峰电平，也就是时钟毛刺glitch。AND4的情况也类似，不再赘述。

据此，如图1所示，本申请提出了一种时钟无毛刺切换电路，包括：

第一反相器、第一与门AND1、第一D触发器DFF1、第五D触发器DFF5、第六D触发器DFF6、第一门控时钟电路ICG1、第二与门AND2、第三D触发器DFF3、第七D触发器DFF7、第八D触发器DFF8、第二门控时钟电路ICG2和第一或门OR；

所述时钟选择信号selb经第一反相器后输入到第一与门AND1的一输入端，所述第一与门AND1的输出端与第一D触发器DFF1的数据输入端D相连；所述第一D触发器DFF1的输出端Q与第五触发器的数据输入端D相连，所述第五D触发器DFF5的输出端Q与第六触发器的数据输入端D相连，同时所述第五D触发器DFF5的输出端Q输出信号ena与第一门控时钟电路ICG1的一输入端相连；第一时钟信号clka分别输入到第一D触发器DFF1、第五D触发器DFF5和第六D触发器DFF6的时钟输入端，同时输入到所述第一门控时钟电路ICG1的另一输入端。

所述时钟选择信号selb输入到第二与门AND2的一输入端，所述第二与门AND2的另一输入端与所述第六触发器的Qn端相连；所述第二与门AND2的输出端与第三D触发器DFF3的数据输入端D相连；所述第三D触发器DFF3的输出端Q与第七触发器的数据输入端D相连，所述第七D触发器DFF7的输出端Q与第八触发器的数据输入端D相连，同时所述第七D触发器DFF7的输出端Q输出信号enb与第二门控时钟电路ICG2的一输入端相连；第二时钟信号clkb分别输入到第三D触发器DFF3、第七D触发器DFF7和第八D触发器DFF8的时钟输入端，同时输入到所述第二门控时钟电路ICG2的另一输入端；所述第八D触发器DFF8的Qn端与第一与门AND1的另一输入端相连。

所述第一门控时钟电路ICG1和第二门控时钟电路ICG2的输出端分别连接所述第一或门OR的两个输入端，所述第一或门OR的输出端输出目标时钟。经所述第一门控时钟电路ICG1输出的信号clka_o和经第二门控时钟电路ICG2输出的信号clkb_o，经过所述第一或门OR进行或运算后输出目标时钟。

作为优选，所述第一D触发器DFF1、第五D触发器DFF5、第六D触发器DFF6、第三D触发器DFF3、第七D触发器DFF7和第八D触发均为时钟上升沿触发。

本申请提出的时钟无缝切换电路，所有触发器全部采用时钟上升沿设计，相较于前文所述的现有技术，原有的DFF5、DFF6、DFF7、DFF8下面的时钟反相器不再需要，不再同时使用上升沿和下降沿，首先使得电路时钟频率约束不需要加倍，让芯片后端的设计实现简易；其次，去掉下降沿的设计，使得两级信号同步电路不再需要，去掉DFF2和DFF4，节省电路成本。将现有设计中的AND3和AND4，使用标准单元库中新的门控时钟电路ICG替代，完全避免时钟毛刺的出现。

作为优选，如图2所示，所述门控时钟电路有一个锁存器和第三与门组成，所述锁存器的两个输入端分别连接输入信号en和时钟信号，所述时钟信号同时连接所述第三与门的一输入端；所述锁存器的输出端与所述第三与门的另一输入端相连，所述第三与门的输出端输出信号。所述第一门控时钟电路ICG1和第二门控时钟电路ICG2的内部结构都相同，如图2所示。ICG电路内部结构由一个锁存器latch和一个与门（第三与门）组成，其内部布局和走线是固化设计的，内部走线延时也是定制确切的。不论输入信号en相对于clk的相位如何，它都能保证ICG单元最后的门控时钟信号enclk是无毛刺的。

如图3所示，不管输入信号en由低电平变为高电平（P1、P3）或者由高电平变为低电平（P2、P4）的时刻，clk是处于高电平还是低电平，由于内部latch的锁存作用得到的信号clk_en,再跟原时钟信号clk做与逻辑时，都将是无毛刺的时钟输出enclk。这就意味着，ICG单元对于到达它输入端的en和clk的相对相位关系可以任意，即使clk走线延时大于en，输出仍然无毛刺。

本申请提出一种用于时钟无毛刺切换电路，仅使用单个时钟沿触发，本申请提出一种用于时钟无缝切换电路，仅使用单个时钟沿触发，保证无毛刺切换，节省电路成本、降低芯片设计难度，保证无毛刺切换，节省电路成本、降低芯片设计难度。

示例的，本申请实施例的电子设备是一种具有时钟电路的设备，可以称为终端(terminal)、用户设备(user equipment，UE)、移动台(mobile station，MS)、移动终端(mobile terminal，MT)、接入终端设备、车载终端设备、工业控制终端设备、UE单元、UE站、移动站、远方站、远程终端设备、移动设备、UE终端设备、无线通信设备、UE代理或UE装置等。电子设备可以是固定的或者移动的。需要说明的是，电子设备可以支持至少一种无线通信技术，例如LTE、新空口(new radio，NR)等。例如，终端设备可以是手机(mobile phone)、平板电脑(pad)、台式机、笔记本电脑、一体机、车载终端、虚拟现实(virtual reality，VR)终端设备、增强现实(augmented reality，AR)终端设备、工业控制(industrial control)中的无线终端、无人驾驶(self driving)中的无线终端、远程手术(remote medicalsurgery)中的无线终端、智能电网(smart grid)中的无线终端、运输安全(transportationsafety)中的无线终端、智慧城市(smart city)中的无线终端、智慧家庭(smart home)中的无线终端、蜂窝电话、无绳电话、会话启动协议(session initiation protocol，SIP)电话、无线本地环路(wireless local loop，WLL)站、个人数字助理(personal digitalassistant，PDA)、具有无线通信功能的手持设备、计算设备或连接到无线调制解调器的其它处理设备、可穿戴设备、未来移动通信网络中的终端设备或者未来演进的公共移动陆地网络(public land mobile network，PLMN)中的电子设备等。

上述电子设备的具体形式仅仅是为了举例说明，在实际应用中，当然可以为其他形式的电子设备，本申请并不限制上述电子设备的具体表现形式。

在本说明书中所谈到的“一个实施例”、“另一个实施例”、“实施例”、“优选实施例”等，指的是结合该实例描述的具体特征、结构或者特点包含在本申请概括描述的至少一个实施例中。在说明书中多个地方出现同种表述不是一定指的是同一个实施例。进一步来说，结合任一实施例描述一个具体特征、结构或者特点时，所要主张的是结合其他实施例来实现这种特征、结构或者特点也落在本申请内。尽管这里参照本申请的多个解释性实例对本申请进行了描述，但是，应该理解，本领域技术人员可以设计出很多其他的修改和实施方式，这些修改和实施方式降落在本申请公开的原则范围和精神之内。更具体地说，在本申请公开、附图和权利要求的范围内，可以对主题结合布局的组成部件和/或布局进行的变形和改进外，对于本领域技术人员来说，其他的用途也将是明显。

以上对本申请实施例进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想；同时，对于本领域的一般技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本申请的限制。

Claims

1.一种时钟无毛刺切换电路，包括：反相器、与门、D触发器、或门，其特征在于，还包括：门控时钟电路，其中，

时钟选择信号selb经反相器后输入到第一与门的一输入端，所述第一与门的输出端与第一D触发器的数据输入端D相连；所述第一D触发器的输出端Q与第五D触发器的数据输入端D相连，所述第五D触发器的输出端Q与第六触发器的数据输入端D相连，所述第五D触发器的输出端Q还与第一门控时钟电路的一输入端相连；

所述时钟选择信号selb输入到第二与门的一输入端，所述第二与门的另一输入端与所述第六触发器的另一输出端Qn相连；所述第二与门的输出端与第三D触发器的数据输入端D相连；所述第三D触发器的输出端Q与第七D触发器的数据输入端D相连，所述第七D触发器的输出端Q与第八触发器的数据输入端D相连，所述第七D触发器的输出端Q还与第二门控时钟电路的一输入端相连；

所述第一门控时钟电路和第二门控时钟电路的输出端分别连接第一或门的两个输入端，所述第一或门的输出端输出目标时钟clko。

2.根据权利要求1所述的时钟无毛刺切换电路，其特征在于，

3.根据权利要求1所述的时钟无毛刺切换电路，其特征在于，

4.根据权利要求1-3任意一项所述的时钟无毛刺切换电路，其特征在于，所述第一D触发器、所述第五D触发器、所述第六D触发器、所述第三D触发器、所述第七D触发器和所述第八D触发均为时钟上升沿触发的D触发器。

5.一种芯片，其特征在于，所述芯片包括如权利要求1-4任意一项所述的时钟无毛刺切换电路。

6.一种电子设备，其特征在于，所述电子设备包括如权利要求1-4任意一项所述的时钟无毛刺切换电路或如权利要求5所述的芯片。