CN117879592A - 一种简化结构的同步二四分频器及n分频器电路 - Google Patents
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Abstract
本发明提供了一种简化结构的同步二四分频器及N分频器电路，涉及分频器电路技术领域，目的是通过简单的电路结构实现延迟更小、频率范围更高的分频器电路，包括异或门和两个D触发器；第一D触发器用于将时钟信号进行二分频输出，得到二分频信号；异或门用于将第一D触发器的输出端QN输出的信号和第二D触发器的输出端QN输出的信号进行异或处理，得到第一四分频信号；第二D触发器用于对所述第一四分频信号进行采样输出，得到与所述二分频信号同步的第二四分频信号，本发明具有性价比高、集成度高、延迟低和频率范围高的优点。
Description
技术领域
本发明涉及分频器电路技术领域，具体而言，涉及一种简化结构的同步二四分频器及N分频器电路。
背景技术
随着集成电路的高速发展，对于高速时钟分频电路，门器件的延迟，成为限制时钟最高频率的关键因素。
对于传统分频器，每多一级分频，就会多一级ck到q的延迟，最终分频与高频时钟的延迟就越来越大，各分频时钟边沿不能对齐。通常通过在触发器输出端增加额外触发器对各分频信号同时采样，以实现各分频信号同步，但是这样会增加整体电路复杂程度、造价增高、整体时序延迟，限制分频器最大使用频率范围。
因此亟需设计一种更优的分频器电路，实现电路结构简单、采用器件数量少、受温度以及工艺变化影响相对较小且各分频信号延迟小的分频器，同时提高同步分频器使用的频率范围。
发明内容
本发明的目的在于提供一种简化结构的同步二四分频器及N分频器电路，其可以通过简单的电路结构实现延迟更小、频率范围更高的分频器电路。
本发明的实施例通过以下技术方案实现：
本发明提供一种同步二四分频器，包括异或门和两个D触发器；
第一D触发器用于将时钟信号CLK1进行二分频输出，得到二分频信号；
异或门用于将第一D触发器的输出端QN输出的信号和第二D触发器的输出端QN输出的信号进行异或处理，得到第一四分频信号；
第二D触发器用于对所述第一四分频信号进行采样输出，得到与所述二分频信号同步的第二四分频信号。
优选地，所述第一D触发器的输出端QN和所述第二D触发器的输出端QN分别连接到所述异或门的两个输入端；
所述第一D触发器的输入端D连接所述第一D触发器的输出端QN；
所述异或门的输出端连接所述第二D触发器的输入端D。
优选地，所述时钟信号CLK1连接到所述第一D触发器的时钟信号端CLK和所述第二D触发器的时钟信号端CLK。
优选地，若要输出的所述二分频信号与所述第二四分频信号下降沿同步，通过所述第一D触发器的输出端Q和所述第二D触发器的输出端Q分别输出所述二分频信号和所述第二四分频信号；
若要输出的所述二分频信号与所述第二四分频信号上升沿同步，通过所述第一D触发器的输出端QN和所述第二D触发器的输出端QN分别输出所述二分频信号和所述第二四分频信号。
本发明还提供一种十六分频器，基于以上任意一项所述的一种同步二四分频器，包括两个子分频器电路，所述子分频器电路采用所述同步二四分频器电路；
第一子分频器电路和第二子分频器电路依次相连。
优选地，所述第一子分频器电路的时钟信号为所述时钟信号CLK1；
所述第一子分频器电路中的所述第二D触发器的输出端QN输出的信号作为第二子分频器电路的时钟信号CLK2，并且连接到第二子分频器电路中的所述第一D触发器的时钟信号端CLK和所述第二D触发器的时钟信号端CLK。
本发明还提供一种N分频器，基于以上任意一项所述的一种同步二四分频器，包括多个子分频器电路，所述子分频器电路采用所述同步二四分频器电路；
第一子分频器电路、第二子分频器电路、…、第M子分频器电路依次相连，其中，
第i子分频器电路中的所述第一D触发器和所述第二D触发器分别输出J分频信号和T分频信号，i＝1,2，…，M-1，其中：
J＝22*i-1；
T＝22*i。
优选地，第一子分频器电路的时钟信号为所述时钟信号CLK1；
第i子分频器电路中的所述第二D触发器的输出端QN输出的信号作为第i+1子分频器电路的时钟信号CLKi+1，并且连接到第i+1子分频器电路中的所述第一D触发器的时钟信号端CLK和所述第二D触发器的时钟信号端CLK。
本发明还提供一种同步N分频器，基于以上任意一项所述的一种同步二四分频器，包括多个子分频器电路，所述子分频器电路采用所述同步二四分频器电路；
第一子分频器电路、第二子分频器电路、…、第M子分频器电路依次相连，其中，
第i子分频器电路中的所述第一D触发器和所述第二D触发器分别输出J分频信号和T分频信号，i＝1,2，…，M-1，其中：
J＝22*i-1；
T＝22*i；
第i子分频器电路中的所述第二D触发器的输出端QN输出的信号作为第i+1子分频器电路的时钟信号CLKi+1，并且连接到第i+1子分频器电路中的所述第一D触发器的时钟信号端CLK和所述第二D触发器的时钟信号端CLK；
所述子分频器电路中还连接第三D触发器和第四D触发器；
所述第三D触发器和所述第四D触发器用于为所述子分频器实现分频同步。
优选地，所述子分频器电路中的所述第一D触发器的输出端连接所述第三D触发器的输入端D，所述子分频器电路中的所述第二D触发器的输出端连接所述第四D触发器的输入端D。
本发明实施例的技术方案至少具有如下优点和有益效果：
本发明提出的同步二四分频器电路可以在只用两个D触发器和一个异或门的条件下使10GHz高频信号实现二分频与四分频的同步输出，分频信号与高频信号的延迟约为一级D触发器ck到q的延迟；
本发明的分频器电路均可以用于高速时钟分频电路，能够对10GHz的高频信号进行分频，大大提高了时钟分频电路的高频信号频率；
本发明结构简单，进而采用器件数量少，同时受温度以及工艺变化影响相对较小，有效降低了造价成本，具备更高的性价比；
本发明设计合理、结构简单，进而集成度更高、功耗更低，便于推广和实施。
附图说明
图1为本发明实施例1提供的同步二四分频器电路的电路结构示意图；
图2为本发明实施例1提供的同步二四分频器电路的下降沿同步的时序图；
图3为本发明实施例1提供的同步二四分频器电路的上升沿同步的时序图；
图4为本发明实施例2提供的十六分频器的电路结构示意图；
图5为本发明实施例2提供的十六分频器的下降沿同步的时序图；
图6为本发明实施例2提供的十六分频器的上升沿同步的时序图；
图7为本发明实施例3提供的N分频器的电路结构示意图；
图8为本发明实施例4提供的同步N分频器的电路结构示意图；
图标：XOR-异或门，DFF1-第一D触发器，DFF2-第二D触发器，DFF3-第三D触发器，DFF4-第四D触发器。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。
实施例1
本实施例提供一种同步二四分频器，参阅图1，包括异或门XOR和两个D触发器；
第一D触发器DFF1用于将时钟信号CLK1进行二分频输出，得到二分频信号；
异或门XOR用于将第一D触发器DFF1的输出端QN输出的信号和第二D触发器DFF2的输出端QN输出的信号进行异或处理，得到第一四分频信号；
第二D触发器DFF2用于对所述第一四分频信号进行采样输出，得到与所述二分频信号同步的第二四分频信号。
作为本实施例的优选方案，所述第一D触发器DFF1的输出端QN和所述第二D触发器DFF2的输出端QN分别连接到所述异或门XOR的两个输入端；
所述第一D触发器DFF1的输入端D连接所述第一D触发器DFF1的输出端QN；
所述异或门XOR的输出端连接所述第二D触发器DFF2的输入端D。
优选地，所述时钟信号CLK1连接到所述第一D触发器DFF1的时钟信号端CLK和所述第二D触发器DFF2的时钟信号端CLK。
优选地，若要输出的所述二分频信号与所述第二四分频信号下降沿同步，通过所述第一D触发器DFF1的输出端Q和所述第二D触发器DFF2的输出端Q分别输出所述二分频信号和所述第二四分频信号；
若要输出的所述二分频信号与所述第二四分频信号上升沿同步，通过所述第一D触发器DFF1的输出端QN和所述第二D触发器DFF2的输出端QN分别输出所述二分频信号和所述第二四分频信号。
本实施例通过简单的电路结构即可实现二分频信号与四分频信号的同步。其输出的两个同步分频信号的时序图可以参阅图2和图3，其中图2为下降沿同步的时序图，图3为上升沿同步的时序图。图中的DIV2为分频器输出的二分频信号，DIV4为分频器输出的与DIV2同步的第二四分频信号。特别说明的是，本实施例的简化结构的同步二四分频器电路只有一个Tclk-q的延时，其中Tclk-q为一个D触发器的延迟时间。
综上所述，本实施例的简化结构的同步二四分频器电路具备结构简单、电器元件少、造价低、延迟低等优点。
实施例2
本实施例的十六分频器的电路结构示意图参阅图4，包括两个子分频器电路，所述子分频器电路采用所述同步二四分频器电路；
第一子分频器电路和第二子分频器电路依次相连。
优选地，所述第一子分频器电路的时钟信号为所述时钟信号CLK1；
所述第一子分频器电路中的所述第二D触发器DFF2的输出端QN输出的信号作为第二子分频器电路的时钟信号CLK2，并且连接到第二子分频器电路中的所述第一D触发器DFF1的时钟信号端CLK和所述第二D触发器DFF2的时钟信号端CLK；
也就是说第二子分频器电路的所述第一D触发器DFF1和所述第二D触发器DFF2分别输出J分频信号和T分频信号具体为八分频和十六分频。
该十六分频器的工作原理为如下：
首先，由第一子分频器电路进行处理：
第一子分频器电路的第一D触发器DFF1将时钟信号CLK1进行二分频输出，将第一D触发器DFF1的输出信号QN与第二D触发器DFF2输出信号QN进行异或处理，产生第一四分频信号，第二D触发器DFF2对产生的第一四分频信号进行采样输出，得到与二分频信号同步的第二四分频信号；
然后，由第二子分频器电路进行处理：
第二子分频器电路中的第一D触发器DFF1和第二D触发器DFF2均以前序产生的第二四分频信号为时钟信号。第一D触发器DFF1，将四分频的时钟信号进行二分频输出，得到八分频信号，将第一D触发器DFF1输出信号QN与第二D触发器DFF2输出信号QN进行异或处理，产生第一十六分频信号，第二D触发器DFF2对产生的十六分频信号进行采样输出，得到与八分频信号同步的第十六分频信号。
若要输出二分频和四分频、八分频和十六分频下降沿同步，二分频、四分频、八分频及十六分频信号分别从第一子分频器电路的第一D触发器DFF1、第一子分频器电路的第二D触发器DFF2、第二子分频器电路的第一D触发器DFF1和第二子分频器电路的第二D触发器DFF2的Q端进行输出，其时序图如图5所示。
若要输出二分频和四分频、八分频和十六分频上升沿同步，二分频、四分频、八分频及十六分频信号分别从第一子分频器电路的第一D触发器DFF1、第一子分频器电路的第二D触发器DFF2、第二子分频器电路的第一D触发器DFF1和第二子分频器电路的第二D触发器DFF2的QN端进行输出，时序图如图6所示。
本实施例的十六分频器结构单，可以用于高速时钟分频电路，能够对10GHz的高频信号进行分频，大大提高了时钟分频电路的高频信号频率。
实施例3
本实施例提供一种N分频器，基于如以上实施例所述的一种同步二四分频器，参阅图7，包括多个子分频器电路，所述子分频器电路采用所述同步二四分频器电路；
第一子分频器电路、第二子分频器电路、…、第M子分频器电路依次相连，其中，
第i子分频器电路中的所述第一D触发器DFF1和所述第二D触发器DFF2分别输出J分频信号和T分频信号，i＝1,2，…，M-1，其中：
J＝22*i-1＝N/2；
T＝22*i＝N。
作为本实施例的优选方案，第一子分频器电路的时钟信号为所述时钟信号CLK1；
第i子分频器电路中的所述第二D触发器DFF2的输出端QN输出的信号作为第i+1子分频器电路的时钟信号CLKi+1，并且连接到第i+1子分频器电路中的所述第一D触发器DFF1的时钟信号端CLK和所述第二D触发器DFF2的时钟信号端CLK。
特别说明的是，所述N的取值范围为不低于2的任意整数。
传统结构N分频器高频信号与低频信号的延时为N*Tclk-q，以上实施例所提供的N分频器中，N分频器的高频信号与低频信号的延时为(N*Tclk-q)/2，与传统结构相比，高频信号与低频信号的延时减少一半，原因为此N分频器采用的子分频器电路中只有一个Tclk-q的延时，其中Tclk-q为一个D触发器的延迟时间。
实施例4
本实施例基于实施例1的技术方案，对分频器的电路结构进行进一步优化。
进一步地，参阅图8，首先包括多个子分频器电路，所述子分频器电路采用所述同步二四分频器电路；
第一子分频器电路、第二子分频器电路、…、第M子分频器电路依次相连，其中，
第i子分频器电路中的所述第一D触发器DFF1和所述第二D触发器DFF2分别输出J分频信号和T分频信号，i＝1,2，…，M-1，其中：
J＝22*i-1＝N/2；
T＝22*i＝N。
作为本实施例的优选方案，第一子分频器电路的时钟信号为所述时钟信号CLK1；
第i子分频器电路中的所述第二D触发器DFF2的输出端QN输出的信号作为第i+1子分频器电路的时钟信号CLKi+1，并且连接到第i+1子分频器电路中的所述第一D触发器DFF1的时钟信号端CLK和所述第二D触发器DFF2的时钟信号端CLK。
若要实现N分频同步，每个所述子分频器电路中还连接第三D触发器DFF3和第四D触发器DFF4；
所述第三D触发器DFF3和所述第四D触发器DFF4用于为所述子分频器实现分频同步。
在本实施例中，所述子分频器电路中的所述第一D触发器DFF1的输出端连接所述第三D触发器DFF3的输入端D，所述子分频器电路中的所述第二D触发器DFF2的输出端连接所述第四D触发器DFF4的输入端D。
本实施例的原理在于用高频时钟信号同时采样，实现N分频同步输出。
传统的N分频器实现分频信号同步需在分频信号输出端先加buffer进行延时，再加D触发器，实现同步采样输出。
与传统的同步分频器相比，基于本实施例的方案得到的N分频同步分频器，每级延时及总延时都减小一半，进而可以实现分频信号同步采样更准确。
以上仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种同步二四分频器，其特征在于，包括异或门和两个D触发器；
第一D触发器用于将时钟信号进行二分频输出，得到二分频信号；
异或门用于将第一D触发器的输出端QN输出的信号和第二D触发器的输出端QN输出的信号进行异或处理，得到第一四分频信号；
第二D触发器用于对所述第一四分频信号进行采样输出，得到与所述二分频信号同步的第二四分频信号。
2.根据权利要求1所述的一种同步二四分频器，其特征在于，所述第一D触发器的输出端QN和所述第二D触发器的输出端QN分别连接到所述异或门的两个输入端；
所述第一D触发器的输入端D连接所述第一D触发器的输出端QN；
所述异或门的输出端连接所述第二D触发器的输入端D。
3.根据权利要求2所述的一种同步二四分频器，其特征在于，所述时钟信号连接到所述第一D触发器的时钟信号端CLK和所述第二D触发器的时钟信号端CLK。
4.根据权利要求1所述的一种同步二四分频器，其特征在于，若要输出的所述二分频信号与所述第二四分频信号下降沿同步，通过所述第一D触发器的输出端Q和所述第二D触发器的输出端Q分别输出所述二分频信号和所述第二四分频信号；
若要输出的所述二分频信号与所述第二四分频信号上升沿同步，通过所述第一D触发器的输出端QN和所述第二D触发器的输出端QN分别输出所述二分频信号和所述第二四分频信号。
5.一种十六分频器，基于如权利要求1-4任意一项所述的一种同步二四分频器，其特征在于，包括两个子分频器电路，所述子分频器电路采用所述同步二四分频器电路；
第一子分频器电路和第二子分频器电路依次相连。
6.根据权利要求5所述的一种十六分频器，其特征在于，所述第一子分频器电路的时钟信号为所述时钟信号CLK1；
所述第一子分频器电路中的所述第二D触发器的输出端QN输出的信号作为第二子分频器电路的时钟信号CLK2，并且连接到第二子分频器电路中的所述第一D触发器的时钟信号端CLK和所述第二D触发器的时钟信号端CLK。
7.一种N分频器，基于如权利要求1-4任意一项所述的一种同步二四分频器，其特征在于，包括多个子分频器电路，所述子分频器电路采用所述同步二四分频器电路；
第一子分频器电路、第二子分频器电路、…、第M子分频器电路依次相连，其中，
第i子分频器电路中的所述第一D触发器和所述第二D触发器分别输出J分频信号和T分频信号，i＝1,2，…，M-1，其中：
J＝22*i-1；
T＝22*i。
8.根据权利要求7所述的一种N分频器，其特征在于，第一子分频器电路的时钟信号为所述时钟信号CLK1；
第i子分频器电路中的所述第二D触发器的输出端QN输出的信号作为第i+1子分频器电路的时钟信号CLKi+1，并且连接到第i+1子分频器电路中的所述第一D触发器的时钟信号端CLK和所述第二D触发器的时钟信号端CLK。
9.一种同步N分频器，基于如权利要求1-4任意一项所述的一种同步二四分频器，其特征在于，包括多个子分频器电路，所述子分频器电路采用所述同步二四分频器电路；
第一子分频器电路、第二子分频器电路、…、第M子分频器电路依次相连，其中，
第i子分频器电路中的所述第一D触发器和所述第二D触发器分别输出J分频信号和T分频信号，i＝1,2，…，M-1，其中：
J＝22*i-1；
F＝22*i；
所述子分频器电路中还连接第三D触发器和第四D触发器；
所述第三D触发器和所述第四D触发器用于为所述子分频器实现分频同步。
10.根据权利要求9所述的一种同步N分频器，其特征在于，所述子分频器电路中的所述第一D触发器的输出端连接所述第三D触发器的输入端D，所述子分频器电路中的所述第二D触发器的输出端连接所述第四D触发器的输入端D。
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