CN110311672B - 一种低延迟的高频时钟分频电路、分频器及分频方法 - Google Patents

一种低延迟的高频时钟分频电路、分频器及分频方法 Download PDF

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Abstract

为了解决现有时钟分频电路延迟较大、无法满足高频需求以及耗费的D触发器资源较多的技术问题，本发明提供了一种低延迟的高频时钟分频电路、分频器及分频方法。高频时钟分频电路包括分频单元和同步单元；分频单元将源时钟分频后，通过同步单元输出。本发明的输出时钟clock_out是由源时钟clock_in同步后输出，延迟小。

Description

一种低延迟的高频时钟分频电路、分频器及分频方法
技术领域
本发明属于集成电路技术领域，涉及一种低延迟的高频时钟分频电路、分频器及分频方法。
背景技术
传统的时钟分频电路主要有三种：行波时钟分频电路、基于计数器的时钟分频电路和由串行D触发器组成的时钟分频电路。
图1为行波时钟分频电路及其时序图，该电路将前一级DFF(D触发器)输出作为下一级时钟，当串联级数较多时延迟比较大，会影响后续模块的时序。
图2为基于计数器的时钟分频电路及其时序图，该电路由于计数器和比较器本身的逻辑相对复杂，因此该电路无法满足高频需求。
图3为由串行D触发器组成的分频器电路及其时序图，该电路的延时虽然较短，但耗费的D触发器资源较多(对于一个128分频的分频器要耗费64个触发器)。
发明内容
为了解决现有时钟分频电路延迟较大、无法满足高频需求以及耗费的D触发器资源较多的技术问题，本发明提供了一种低延迟的高频时钟分频电路、分频器及分频方法。
本发明的技术方案：
一种低延迟的高频时钟分频电路，其特殊之处在于：包括分频单元和同步单元；分频单元将源时钟分频后，通过同步单元输出。
进一步地，所述分频单元至少为1个。
进一步地，所述分频单元为分频单元A和/或分频单元B。
进一步地，所述分频单元包括M个分频单元A、N个分频单元B和1个同步单元C；分频单元A和分频单元B均包括D触发器；M和N都是大于等于0的整数，M和N不同时为0，且满足关系：tCK>＝tC2Q*(M+N)+tS，tCK为源时钟clock_in的周期，tC2Q为D触发器时钟端到输出端的延迟，tS为D触发器的建立时间；
当M等于0，N大于等于1时：
N个分频单元B与同步单元C依次串联；
当M大于等于1，N等于0时：
M个分频单元A依次串联后，再整体与同步单元C串联；
当M和N均等于1时：
分频单元A、分频单元B和同步单元C依次串联；
当M和N均大于1时：
M个分频单元A和N个分频单元B以任意顺序串联后，再整体与同步单元C串联。
进一步地，所述分频单元A为4分频单元；延时为1个触发器的C2Q；所述分频单元B为4分频单元；延时为1个触发器的C2Q；
进一步地，所述分频单元A由反相器和两个具有相同时钟的D触发器构成，反相器的输出接第一个D触发器的数据输入端D，反相器的输入接第二个D触发器的输出端Q；
所述分频单元B由一个D触发器和一个反相器构成，反相器的输出接D触发器的数据输入端D，反相器的输入接D触发器的输出端Q；
同步单元C为一级同步D触发器，用于将分频单元B或A输出的时序同步到源时钟clock_in；
进一步地，当M和N均大于1时：M个分频单元A、N个分频单元B依次串联后，再整体与同步单元C串联。
进一步地，当分频数为分频单元A的2次幂倍数时，M个分频单元A依次串联后，再与同步单元C串联。
进一步地，所述M个分频单元A依次串联后，再与同步单元C串联为：
第一个分频单元A的时钟输入端CK接源时钟clock_in，下一个分频单元A的时钟输入端CK接上一个分频单元A的输出端Q，最后一个分频单元A的输出端Q接同步单元C的数据输入端D，同步单元C的时钟输入端接所述源时钟clock_in，同步单元C的输出端Q作为整个高频时钟分频电路的输出clock_out。
进一步地，当分频数不为分频单元A的2次幂倍数时，M个分频单元A和1个分频单元B依次串联后，再与同步单元C串联。
进一步地，所述M个分频单元A和1个分频单元B依次串联后，再与同步单元C串联为：
第一个分频单元A的时钟输入端CK接源时钟clock_in，下一个分频单元A的时钟输入端CK接上一个分频单元A的输出端Q，最后一个分频单元A的输出端Q接分频单元B的时钟输入端CK，同步单元C的时钟输入端接所述源时钟clock_in，同步单元C的输出端Q作为整个高频时钟分频电路的输出clock_out。本发明同时提供了一种低延迟的高频时钟分频器，其特殊之处在于：由多个上述的高频时钟分频电路串联构成；第二个所述高频时钟分频电路中的M和N的数目还应满足tCK>＝tC2Q*(M+N+1)+tS。
本发明还提供了一种低延迟的高频时钟分频方法，其特殊之处在于，包括步骤：
1)对源时钟进行M次第一分频，得到第一分频时钟；
2)对第一分频时钟进行N第二分频，得到第二分频时钟；
3)利用源时钟对第二分频时钟进行同步处理；
所述M和N均为大于等于0的整数，M和N不同时为0。
进一步地，所述第一分频为4分频，由分频单元A实现；所述第一分频时钟为时钟div22M；
所述第二分频为2分频，由分频单元B实现；所述第二分频时钟为时钟div22M+N；
所述利用源时钟对第二分频时钟进行同步处理为：
源时钟clock_in对时钟div22M+N进行同步处理，同步到时钟div22M+N_sync；
M和N还满足关系：
tCK>＝tC2Q*(M+N)+tS，tCK为源时钟clock_in的周期，tC2Q为D触发器时钟端到输出端的延迟，tS为D触发器的建立时间。
进一步地，还包括步骤：
4)采用步骤1)-3)的方法，对时钟div22M+N_sync进行至少一轮分频和同步处理，在第二轮及后续分频处理时，M和N的数目满足tCK>＝tC2Q*(M+N+1)+tS。
进一步地，当分频数为分频单元A的2次幂倍数时，只对源时钟clock_in进行M次4分频。
进一步地，当分频数为不为分频单元A的2次幂倍数时，对源时钟clock_in进行M次4分频之后再对时钟div22M进行1次2分频。
本发明的有益效果：
1、延迟小。
由于clock_out是由clock_in同步后输出，所以clock_out相对于clock_in的输出延迟只有一级D触发器的tC2Q。
2、逻辑简单，能够满足高频需求。
和基于计数器的时钟分频电路相比，两级触发器之间组合逻辑较少，能够达到更高的频率。
3、耗费D触发器的资源较少。
在保持和串行D触发器组成的分频器电路相同延迟的前提下，本发明耗费的D触发器数目相对较少。
附图说明
图1为现有的行波时钟分频电路及其时序图，(a)为电路图，(b)为时序图。
图2为现有的基于计数器的时钟分频电路及其时序图，(a)为电路图，(b)为时序图。
图3为现有的由串行触发器组成的分频器电路及其时序图，(a)为电路图，(b)为时序图。
图4为本发明的电路原理图。
图5为本发明实施例的电路图及其时序图，(a)为电路图，(b)为时序图，图中：
div2为输入时钟clock_in的2分频时钟；
div4为输入时钟clock_in的4分频时钟；
div8为输入时钟clock_in的8分频时钟；
div16为输入时钟clock_in的16分频时钟；
div32为输入时钟clock_in的32分频时钟；
div64为输入时钟clock_in的64分频时钟；
div8_sync为输入时钟clock_in的8分频时钟同步。
具体实施方式
以下结合附图3-4对本发明作进一步说明。
本发明所提供的低延迟的高频时钟分频电路，包括M个分频单元A、N个分频单元B和1个同步单元C；M和N都是大于等于0的整数，且二者不同时为0；
单个分频单元A由反相器和两个具有相同时钟的D触发器构成，反相器的输出接第一个D触发器的数据输入端D，反相器的输入接第二个D触发器的输出端Q；单个分频单元A用于实现4分频，延时为1个触发器的C2Q；
单个分频单元B由一个D触发器和一个反相器构成，反相器的输出接D触发器的数据输入端D，反相器的输入接D触发器的输出端Q；单个分频单元B用于实现2分频，延时为1个D触发器的C2Q；
同步单元C为一级同步D触发器，用于将分频单元B或单元A输出的时序同步到源时钟，从而将延迟减小为一级同步触发器的C2Q；
分频单元A、分频单元B和同步单元C的连接方式如下：
当M等于0，N大于等于1(即有多个分频单元B，没有分频单元A)时：
N个分频单元B与同步单元C依次串联；
当M大于等于1，N等于0(即有多个分频单元A，没有分频单元B)时：
M个分频单元A依次串联后，再整体与同步单元C串联；
当M和N均等于1(当仅有一个分频单元A和一个分频单元B)时：
分频单元A、分频单元B和同步单元C依次串联；
当M和N均大于1(当有多个分频单元A和多个分频单元B)时：
M个分频单元A和N个分频单元B以任意顺序串联后，再整体与同步单元C串联。
由于在同等延迟的情况下，分频单元B的分频效率不如分频单元A，故实际使用中会优先选择分频单元A，只有在分频数不是A的2次幂倍数时，才会选择分频单元B，因此：
当分频数不是A的2次幂倍数时，最佳的，采用M个分频单元A和1个分频单元B依次串联后，再整体与同步单元C串联，即第一个分频单元A的时钟输入端CK接源时钟clock_in，下一个分频单元A的时钟输入端CK接上一个分频单元A的输出端Q，最后一个分频单元A的输出端Q接分频单元B的时钟输入端CK，同步单元C的时钟输入端接所述源时钟clock_in，同步单元C的输出端Q作为整个高频时钟分频电路的输出clock_out。
当分频数为A的2次幂倍数时，最佳的，采用M个分频单元A依次串联后，再整体与同步单元C串联，即第一个分频单元A的时钟输入端CK接源时钟clock_in，下一个分频单元A的时钟输入端CK接上一个分频单元A的输出端Q，最后一个分频单元A的输出端Q接同步单元C的数据输入端D，同步单元C的时钟输入端接所述源时钟clock_in，同步单元C的输出端Q作为整个高频时钟分频电路的输出clock_out。
1个同步单元C对应的分频单元A和分频单元B的数量取决于源时钟clock_in的周期tCK、触发器的C2Q延迟以及触发器的建立时间，具体的，M和N应满足以下关系：tCK>＝tC2Q*(M+N)+tS，tCK为源时钟clock_in的周期，tC2Q为D触发器时钟端到输出端的延迟，tS为D触发器的建立时间；这样高频时钟分频电路能实现的分频数为：2(2M+N)。本实施例中，M＝2，N＝1。
将多个上述高频时钟分频电路串联，即前一级高频时钟分频电路的输出作为后一级高频时钟分频电路的时钟，即可级联成更多分频数的高频时钟分频器，如图4所示。
将多个上述高频时钟分频电路串联时，第一个高频时钟分频电路里面M和N的数目需满足tCK>＝tC2Q*(M+N)+tS。第二个以及后续高频时钟分频电路里面M和N的数目需满足tCK>＝tC2Q*(M+N+1)+tS。因为第二个以及后续高频时钟分频电路的时钟输入从上一级串联电路同步单元C的Q输出，已经有一级C2Q的延迟。
如图5所示为本发明一具体实施例，从clock_in到div8的延迟是两级C2Q，第一级同步单元C同步div8到div8_sync，同时将延迟减小为一级同步触发器的C2Q；同理第二级同步单元C同步div64到div_out，同时将延迟减小为一级同步触发器的C2Q，即整个分频器的延迟。
图5中(b)图里，clock_in为输入时钟，div2为分频单元A第一级DFF的Q输出，div4是分频单元A第二级DFF的Q输出，实现了clock_in的四分频。div2和div4相对clock_in的延迟都是一级C2Q。div8是分频单元B的输出，实现clock_in的八分频，相对clock_in的延迟为两级C2Q，div8_sync同步div8并将相对clock_in的延迟缩短为一级C2Q。图5中(a)图里建立时间最紧张的地方在最后一个单元C的建立时间，因为有三级的C2Q，需要保证tCK>＝tC2Q*(M+N+1)+tS，其中M是1，N是1。
本发明实施例提供的低延迟的高频时钟分频方法，具体包括以下步骤：
1)对源时钟clock_in进行M次4分频，得到时钟div22M；
2)对时钟div22M进行N次2分频，得到时钟div22M+N；
3)利用源时钟clock_in对时钟div22M+N进行同步处理，将时钟div22M+N同步到时钟div22M+N_sync；
所述M和N均为大于等于0的整数，且满足关系：
tCK>＝tC2Q*(M+N)+tS，tCK为源时钟clock_in的周期，tC2Q为D触发器时钟端到输出端的延迟，tS为D触发器的建立时间；
4)采用步骤1)-3)的方法，对时钟div22M+N_sync进行至少一轮分频和同步处理；第二轮以及后面的时钟分频中M和N的数目需满足tCK>＝tC2Q*(M+N+1)+tS。

Claims (14)

1.一种低延迟的高频时钟分频电路，其特征在于：包括分频单元和同步单元；分频单元将源时钟分频后，通过同步单元输出；
其中，所述分频单元包括M个分频单元A、N个分频单元B；所述同步单元包括1个同步单元C；所述分频单元A由反相器和两个具有相同时钟的D触发器构成，所述分频单元B由一个D触发器和一个反相器构成；M和N都是大于等于0的整数，M和N不同时为0，且满足关系：tCK>＝tC2Q*(M+N)+tS，tCK为源时钟clock_in的周期，tC2Q为D触发器时钟端到输出端的延迟，tS为D触发器的建立时间。
2.根据权利要求1所述的低延迟的高频时钟分频电路，其特征在于：
当M等于0，N大于等于1时：
N个分频单元B与同步单元C依次串联；
当M大于等于1，N等于0时：
M个分频单元A依次串联后，再整体与同步单元C串联；
当M和N均等于1时：
分频单元A、分频单元B和同步单元C依次串联；
当M和N均大于1时：
M个分频单元A和N个分频单元B以任意顺序串联后，再整体与同步单元C串联。
3.根据权利要求1所述的低延迟的高频时钟分频电路，其特征在于：
所述分频单元A为4分频单元；延时为1个触发器的C2Q；
所述分频单元B为2分频单元；延时为1个触发器的C2Q。
4.根据权利要求1所述的低延迟的高频时钟分频电路，其特征在于：
所述分频单元A中，反相器的输出接第一个D触发器的数据输入端D，反相器的输入接第二个D触发器的输出端Q；
所述分频单元B中，反相器的输出接D触发器的数据输入端D，反相器的输入接D触发器的输出端Q；
同步单元C为一级同步D触发器，用于将分频单元B或A输出的时序同步到源时钟clock_in。
5.根据权利要求1所述的低延迟的高频时钟分频电路，其特征在于：当M和N均大于1时：M个分频单元A、N个分频单元B依次串联后，再整体与同步单元C串联。
6.根据权利要求1所述的低延迟的高频时钟分频电路，其特征在于：
当分频数为分频单元A的2次幂倍数时，M个分频单元A依次串联后，再与同步单元C串联。
7.根据权利要求6所述的低延迟的高频时钟分频电路，其特征在于：
所述M个分频单元A依次串联后，再与同步单元C串联为：
第一个分频单元A的时钟输入端CK接源时钟clock_in，下一个分频单元A的时钟输入端CK接上一个分频单元A的输出端Q，最后一个分频单元A的输出端Q接同步单元C的数据输入端D，同步单元C的时钟输入端接所述源时钟clock_in，同步单元C的输出端Q作为整个高频时钟分频电路的输出clock_out。
8.根据权利要求1所述的低延迟的高频时钟分频电路，其特征在于：当分频数不为分频单元A的2次幂倍数时，M个分频单元A和1个分频单元B依次串联后，再与同步单元C串联。
9.根据权利要求8所述的低延迟的高频时钟分频电路，其特征在于：
所述M个分频单元A和1个分频单元B依次串联后，再与同步单元C串联为：
第一个分频单元A的时钟输入端CK接源时钟clock_in，下一个分频单元A的时钟输入端CK接上一个分频单元A的输出端Q，最后一个分频单元A的输出端Q接分频单元B的时钟输入端CK，同步单元C的时钟输入端接所述源时钟clock_in，同步单元C的输出端Q作为整个高频时钟分频电路的输出clock_out。
10.一种低延迟的高频时钟分频器，其特征在于：由多个权利要求1-9任一所述的高频时钟分频电路串联构成；
第二个所述高频时钟分频电路中的M和N的数目还应满足tCK>＝tC2Q*(M+N+1)+tS。
11.一种低延迟的高频时钟分频方法，其特征在于，包括步骤：
1)对源时钟进行M次第一分频，得到第一分频时钟；
2)对第一分频时钟进行N次第二分频，得到第二分频时钟；
3)利用源时钟对第二分频时钟进行同步处理；
所述M和N均为大于等于0的整数，M和N不同时为0；
其中，所述第一分频为4分频，由分频单元A实现；所述第一分频时钟为时钟div22M；
所述第二分频为2分频，由分频单元B实现；所述第二分频时钟为时钟div22M+N；
所述利用源时钟对第二分频时钟进行同步处理为：
源时钟clock_in对时钟div22M+N进行同步处理，
同步到时钟div22M+N_sync；
所述分频单元A由反相器和两个具有相同时钟的D触发器构成，所述分频单元B由一个D触发器和一个反相器构成；
M和N还满足关系：
tCK>＝tC2Q*(M+N)+tS，tCK为源时钟clock_in的周期，tC2Q为D触发器时钟端到输出端的延迟，tS为D触发器的建立时间。
12.根据权利要求11所述的高频时钟分频方法，其特征在于，还包括步骤：
4)采用步骤1)-3)的方法，对时钟div22M+N_sync进行至少一轮分频和同步处理，在第二轮及后续分频处理时，M和N的数目满足tCK>＝tC2Q*(M+N+1)+tS。
13.根据权利要求11所述的高频时钟分频方法，其特征在于，当分频数为分频单元A的2次幂倍数时，只对源时钟clock_in进行M次4分频。
14.根据权利要求11所述的高频时钟分频方法，其特征在于，当分频数为不为分频单元A的2次幂倍数时，对源时钟clock_in进行M次4分频之后再对时钟div22M进行1次2分频。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110581709B (zh) * 2019-08-30 2021-01-12 浙江大学 一种基于多级同步的零延时锁相环频率综合器
CN114726367B (zh) * 2022-06-02 2022-08-23 上海泰矽微电子有限公司 一种基于门控的低抖动时钟分频电路及控制方法
CN117526924B (zh) * 2024-01-08 2024-03-22 杭州宇称电子技术有限公司 用于产生激光驱动脉冲信号的低延时分频器结构

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1688108A (zh) * 2005-05-16 2005-10-26 哈尔滨工业大学 基于同余理论的互质模并联分频器
CN101127522A (zh) * 2007-09-24 2008-02-20 威盛电子股份有限公司 分频器
CN102468842A (zh) * 2010-11-16 2012-05-23 北京中电华大电子设计有限责任公司 一种同步计数器电路及其实现方法
CN202406098U (zh) * 2011-11-24 2012-08-29 苏州思瑞浦微电子科技有限公司 低噪声四模分频器
CN102684654A (zh) * 2012-04-20 2012-09-19 华为技术有限公司 时钟信号发生器

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100201409A1 (en) * 2009-02-12 2010-08-12 Sanyo Electric Co., Ltd. Frequency Divider Circuit
US9257991B2 (en) * 2014-01-21 2016-02-09 Telefonaktiebolaget L M Ericsson (Publ) High-speed frequency divider

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1688108A (zh) * 2005-05-16 2005-10-26 哈尔滨工业大学 基于同余理论的互质模并联分频器
CN101127522A (zh) * 2007-09-24 2008-02-20 威盛电子股份有限公司 分频器
CN102468842A (zh) * 2010-11-16 2012-05-23 北京中电华大电子设计有限责任公司 一种同步计数器电路及其实现方法
CN202406098U (zh) * 2011-11-24 2012-08-29 苏州思瑞浦微电子科技有限公司 低噪声四模分频器
CN102684654A (zh) * 2012-04-20 2012-09-19 华为技术有限公司 时钟信号发生器

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
一种10ps以下时钟偏差的纯数字电路分频器设计;段炼等;《电路与系统学报》;20091215(第06期);全文 *

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