CN117811539A - Fpga时钟无毛刺切换电路 - Google Patents
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Abstract
本发明提供一种FPGA时钟无毛刺切换电路，涉及FPGA技术领域，该电路包括：第一时钟电路，第一时钟电路包括第一与门、第一CDC处理电路和第一D触发器；第二时钟电路，第二时钟电路包括反相器、第二与门、第二CDC处理电路和第二D触发器；以及BUFGCTRL单元。通过合理利用现有FPGA的基础原语器件BUFGCTRL，结合ASIC专有芯片才有的无相关时钟切换free‑glitch电路设计思路，可以有效解决现有门控时钟技术存在的skew、jitters、glitch等问题，从而实现FPGA时钟无毛刺切换，并为变频FPGA低功耗技术提供了设计上的强有力的基础。
Description
技术领域
本发明涉及FPGA技术领域，尤其涉及一种FPGA时钟无毛刺切换电路。
背景技术
在专用集成电路(Application Specific Integrated Circuit，ASIC)芯片设计中，对设计的低功耗措施之一就是门控时钟。门控时钟，指的是组合逻辑产生的时钟，其中，组合逻辑的输入可以全部是数据信号，也可以包含原始时钟信号。由于组合逻辑中的基本单元是与、或、非门等门电路，而与门和非门又具有“开关性”，故该类时钟又称为门控时钟。
但是在现场可编程逻辑门阵列(Field Programmable Gate Array，FPGA)设计中，由于无法解决glitch(信号毛刺)、skew(时钟偏差)、jitters(时钟抖动)的问题，基本很少用到门控时钟，对有时钟频率切换的FPGA产品都是以牺牲业务的连续性、从系统层面解决时钟切换的需求，例如：准备多份FPGA配置文件，每个FPGA配置文件使用不同的时钟频率。这种方法有着很大的局限性。
发明内容
针对现有技术存在的问题，本发明提供一种FPGA时钟无毛刺切换电路。
第一方面，本发明提供一种FPGA时钟无毛刺切换电路，包括：
第一时钟电路，所述第一时钟电路包括第一与门、第一CDC处理电路和第一D触发器；
第二时钟电路，所述第二时钟电路包括反相器、第二与门、第二CDC处理电路和第二D触发器；
以及BUFGCTRL单元；
其中，时钟选择信号输入所述第一与门的第一输入端，所述第二D触发器的反相输出端连接所述第一与门的第二输入端，所述第一与门的输出信号输入所述第一CDC处理电路，所述第一CDC处理电路的输出信号输入所述第一D触发器的数据输入端，所述第一D触发器的输出端连接所述BUFGCTRL单元的第一使能端，第一时钟信号输入所述第一CDC处理电路、所述第一D触发器的时钟输入端、以及所述BUFGCTRL单元的第一输入端；
所述第一D触发器的反相输出端连接所述第二与门的第一输入端，所述时钟选择信号经所述反相器反相后输入所述第二与门的第二输入端，所述第二与门的输出信号输入所述第二CDC处理电路，所述第二CDC处理电路的输出信号输入所述第二D触发器的数据输入端，所述第二D触发器的输出端连接所述BUFGCTRL单元的第二使能端，第二时钟信号输入所述第二CDC处理电路、所述第二D触发器的时钟输入端、以及所述BUFGCTRL单元的第二输入端；
所述BUFGCTRL单元的输出为门控时钟信号。
在一些实施例中，所述第一CDC处理电路包括第三D触发器和第四D触发器；
其中，所述第一与门的输出信号输入所述第三D触发器的数据输入端，所述第三D触发器的输出端连接所述第四D触发器的数据输入端，所述第四D触发器的输出端连接所述第一D触发器的数据输入端，所述第一时钟信号输入所述第三D触发器的时钟输入端和所述第四D触发器的时钟输入端。
在一些实施例中，所述第三D触发器和所述第四D触发器均为上升沿触发的D触发器。
在一些实施例中，所述第二CDC处理电路包括第五D触发器和第六D触发器；
其中，所述第二与门的输出信号输入所述第五D触发器的数据输入端，所述第五D触发器的输出端连接所述第六D触发器的数据输入端，所述第六D触发器的输出端连接所述第二D触发器的数据输入端，所述第二时钟信号输入所述第五D触发器的时钟输入端和所述第六D触发器的时钟输入端。
在一些实施例中，所述第五D触发器和所述第六D触发器均为上升沿触发的D触发器。
在一些实施例中，所述第一D触发器和/或所述第二D触发器为下降沿触发的D触发器。
在一些实施例中，所述第四D触发器的输出端与所述第一D触发器的数据输入端之间的最大时延小于或等于所述第一时钟信号的半周期。
在一些实施例中，所述第六D触发器的输出端与所述第二D触发器的数据输入端之间的最大时延小于或等于所述第二时钟信号的半周期。
在一些实施例中，所述第一D触发器的输出端与所述BUFGCTRL单元的第一使能端之间的最大时延小于或等于所述第一时钟信号的半周期。
在一些实施例中，所述第二D触发器的输出端与所述BUFGCTRL单元的第二使能端之间的最大时延小于或等于所述第二时钟信号的半周期。
本发明提供的FPGA时钟无毛刺切换电路，通过合理利用现有FPGA的基础原语器件BUFGCTRL，结合ASIC专有芯片才有的无相关时钟切换free-glitch电路设计思路，可以有效解决现有门控时钟技术存在的skew、jitters、glitch等问题，从而实现FPGA时钟无毛刺切换，并为变频FPGA低功耗技术提供了设计上的强有力的基础。
附图说明
为了更清楚地说明本发明或相关技术中的技术方案，下面将对实施例或相关技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明提供的FPGA时钟无毛刺切换电路的结构示意图；
图2为本发明提供的FPGA时钟无毛刺切换电路示例图。
具体实施方式
本发明中术语“和/或”，描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。字符“/”一般表示前后关联对象是一种“或”的关系。
本发明中术语“多个”是指两个或两个以上，其它量词与之类似。
本发明中术语“第一”、“第二”等是用于区别类似的对象，而不用于描述特定的顺序或先后次序。应该理解这样使用的术语在适当情况下可以互换，以便本发明的实施例能够以除了在这里图示或描述的那些以外的顺序实施，且“第一”、“第二”所区别的对象通常为一类，并不限定对象的个数，例如第一对象可以是一个，也可以是多个。
为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明中的附图，对本发明中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
为了便于更加清晰地理解本发明的技术方案，首先对本发明相关的一些技术内容进行介绍。
在ASIC芯片设计中，对设计的低功耗措施之一就是门控时钟。在ASIC中，将时钟分配给所有时钟元件的时钟树(一组网络和缓冲器)专门为每个器件构建。结果，可以在树中具有几乎任何逻辑的时钟树来门控特定的时钟或时钟组，时钟树用于处理所有这些，包括通过门控元件来适应延迟。一般在ASIC中切换时钟采用的是时钟free-glitch(无毛刺)切换电路。
但是在FPGA中设计中，基本很少用到门控时钟，一般非要用也是用在产生低频时钟的情况，比如数字时钟管理员(Digital Clock Manager，DCM)、锁相环(Phase LockedLoop，PLL)等时钟管理器件无法产生分频出低频时钟信号时采用，方法是使用高频时钟驱动触发器计数，如此产生门控时钟。但是这种方式产生的门控时钟的skew和jitters都无法保证，而低频时钟(10MHz以下)信号，对skew和jitters不敏感才可以用。
在传统门控时钟切换领域，由于无法解决glitch、skew、jitters的问题，对有时钟频率切换的FPGA产品都是以牺牲业务的连续性、从系统层面解决时钟切换的需求，一般是：准备多份FPGA配置文件，每个FPGA配置文件使用不同的时钟频率，这种方法在一些场景是可以的，但是对于一些特殊场景如野外单兵作战场景，多存储一份FPGA配置文件，就要牺牲一部分宝贵的系统存储空间，并且也增加了版本管理的工作量(某一份FPGA配置文件坏了，系统就崩了)，而通过本发明提供的技术方案解决这个问题，那么省下来的空间要么可用于多存储几份相同的FPGA配置文件，增加系统质量可靠性(某一份或几份文件坏了都不怕，只要有一份是好的就没问题)，要么可记录野外日志或者多存储几种作战或求生指令，来提高单兵获胜或存活几率等等。
在门控时钟切换技术领域，相关的FPGA指导设计文档中都明确建议尽量不要在设计中采用门控时钟，原因就是在FPGA中，时钟树是固定的(它们是专用网络和缓冲区，负责将时钟分配给所有元素)，不可能在FPGA中进行任意可能的选通。
目前业界内FPGA的工程师会完全使用ASIC的时钟无相关free-glitch电路，但这是有很大问题的，原因是这种还是直接用逻辑门电路对时钟进行门控。这样做的话，时钟走线是这样的：需要门控的时钟是需要离开时钟网络的，使用通用走线资源路由到LUT(门电路)，然后再用通用资源路由回时钟网络。很难确保LUT的时钟门控是free-glitch的，并且更重要的是所有额外的路由走线(也包括额外的全局时钟缓存(Global Clock Buffer，BUFG)/水平时钟缓存(Horizontal Clock Buffer，BUFH))将使该时钟比停留在时钟树上的任何时钟都要晚到(额外走线导致的延迟)(此处说的是套用ASIC的free-glitch无相关时钟切换电路，最后的输出是将两个被门控的时钟经过各自的门控信号相与之后再或门输出)。额外的延迟量更麻烦的是异常难保证每次FPGA重新编译都是固定的，因为这跟FPGA布局布线算法有关(这里不深入展开)，每次FPGA布线之后选择的LUT和通用走线资源都是不一致的，这将导致skew每次都不一样，而且更麻烦的是，时钟走在通用走线资源上，它的抗jitters的能力大打折扣，甚至也会在通用走线上受到干扰形成jitters最终带回至时钟树，导致时钟树驱动的所有时序电路变得不可靠，严重的，将使整个FPGA功能变得不可靠。
即便合理利用电子设计自动化(Electronic design automation，EDA)工具开出的算法seed接口或者位置约束LUT-PATH-BUFG路径，可以一时布局布线成功，但这都将导致一个很严重的后果：FPGA的生成的配置文件是不可复现或可以复现但是只要新增逻辑功能，原有的固定seed和约束LUT-PATH-BUFG路径的方法就失效了，实际导致该产品系列是无法迭代演进的，这对于所有以技术和产品为根基而不断迭代进步的科研公司来说是不可持续的。
针对上述问题，本发明提出一种可以应用的、可复现的、可演进推广的无干扰的门控时钟free-glitch切换技术，解决FPGA开发领域“谈‘门控时钟’色变”、尽量避免或者尽量不碰的问题。
图1为本发明提供的FPGA时钟无毛刺切换电路的结构示意图，如图1所示，该FPGA时钟无毛刺切换电路包括：
第一时钟电路100，第一时钟电路包括第一与门101、第一CDC处理电路102和第一D触发器103；
第二时钟电路110，第二时钟电路包括反相器111、第二与门112、第二CDC处理电路113和第二D触发器114；
以及BUFGCTRL单元120；
其中，时钟选择信号(CLK_SELECT)输入第一与门101的第一输入端，第二D触发器114的反相输出端(Qn端)连接第一与门101的第二输入端，第一与门101的输出信号输入第一CDC处理电路102，第一CDC处理电路102的输出信号输入第一D触发器103的数据输入端(D端)，第一D触发器103的输出端(Q端)连接BUFGCTRL单元120的第一使能端(CE0)，第一时钟信号(CLK0)输入第一CDC处理电路102、第一D触发器103的时钟输入端、以及BUFGCTRL单元120的第一输入端(I0)；
第一D触发器103的反相输出端(Qn端)连接第二与门112的第一输入端，时钟选择信号(CLK_SELECT)经反相器111反相后输入第二与门112的第二输入端，第二与门112的输出信号输入第二CDC处理电路113，第二CDC处理电路113的输出信号输入第二D触发器114的数据输入端(D端)，第二D触发器114的输出端(Q端)连接BUFGCTRL单元120的第二使能端(CE1)，第二时钟信号(CLK1)输入第二CDC处理电路113、第二D触发器114的时钟输入端、以及BUFGCTRL单元120的第二输入端(I1)；
BUFGCTRL单元120的输出为门控时钟信号(GATED_CLK)。
具体地，本发明设计的FPGA时钟无毛刺切换电路，利用现有FPGA的基础原语器件BUFGCTRL(Global Clock Control Buffer)，结合ASIC的free-glitch无相关时钟切换电路设计思路，将两者合二为一，不用将要门控的时钟从时钟树上请下来，从而避免了带来的一系列干扰(glitch、skew、jitters)问题。
本发明实施例中，CDC处理电路指的是跨时钟域(Clock Domain Crossing，CDC)处理电路，用于消除毛刺并将门控信号跨到被门控的时钟域之中，比如第一CDC处理电路用于将第一与门的输出信号跨入第一时钟信号(CLK0)的时钟域内，第二CDC处理电路用于将第二与门的输出信号跨入第二时钟信号(CLK1)的时钟域内。
在一些实施例中，第一CDC处理电路包括第三D触发器和第四D触发器；
其中，第一与门的输出信号输入第三D触发器的数据输入端，第三D触发器的输出端连接第四D触发器的数据输入端，第四D触发器的输出端连接第一D触发器的数据输入端，第一时钟信号输入第三D触发器的时钟输入端和第四D触发器的时钟输入端。
图2为本发明提供的FPGA时钟无毛刺切换电路示例图，如图2所示，第一CDC处理电路可以由两级触发器实现，以消除毛刺，并将第一与门的输出信号跨入CLK0的时钟域内。图2中的FF1即为第三D触发器，图2中的FF2即为第四触发器，图2中，AND1(即第一与门)的输出信号输入FF1的D端，CLK0输入FF1的时钟输入端，FF1的Q端输出的信号输入FF2的D端，同时CLK0输入FF2的时钟输入端，FF2的Q端输出的信号再输入FF3(即第一D触发器)的D端。
在一些实施例中，第三D触发器和第四D触发器均为上升沿触发的D触发器，即上升沿有效的D触发器，或称正沿驱动的D触发器。如图2中的FF1和FF2。
在一些实施例中，第一D触发器为下降沿触发的D触发器，即下降沿有效的D触发器，或称负沿驱动的D触发器。如图2中的FF3。
在一些实施例中，第二CDC处理电路包括第五D触发器和第六D触发器；
其中，第二与门的输出信号输入第五D触发器的数据输入端，第五D触发器的输出端连接第六D触发器的数据输入端，第六D触发器的输出端连接第二D触发器的数据输入端，第二时钟信号输入第五D触发器的时钟输入端和第六D触发器的时钟输入端。
如图2所示，第二CDC处理电路可以由两级触发器实现，以消除毛刺，并将第二与门的输出信号跨入CLK1的时钟域内。图2中的FF4即为第五D触发器，图2中的FF5即为第六触发器，图2中，AND2(即第二与门)的输出信号输入FF4的D端，CLK1输入FF4的时钟输入端，FF4的Q端输出的信号输入FF5的D端，同时CLK1输入FF5的时钟输入端，FF5的Q端输出的信号再输入FF6(即第二D触发器)的D端。
在一些实施例中，第五D触发器和第六D触发器均为上升沿触发的D触发器，即上升沿有效的D触发器，或称正沿驱动的D触发器。如图2中的FF4和FF5。
在一些实施例中，第二D触发器为下降沿触发的D触发器，即下降沿有效的D触发器，或称负沿驱动的D触发器。如图2中的FF6。
在一些实施例中，第四D触发器的输出端与第一D触发器的数据输入端之间的最大时延小于或等于第一时钟信号的半周期。
具体地，为了保证第一D触发器可以稳定采到第四D触发器输出的值，本发明实施例中可以约束第四D触发器的输出端与第一D触发器的数据输入端之间的最大时延(max_delay)小于或等于第一时钟信号的半周期。如图2所示，可以约束FF3与FF2的max_delay是半个CLK0的时钟，保证FF3可以稳定采到FF2输出的值。
在一些实施例中，第六D触发器的输出端与第二D触发器的数据输入端之间的最大时延小于或等于第二时钟信号的半周期。
同样地，为了保证第二D触发器可以稳定采到第六D触发器输出的值，本发明实施例中可以约束第六D触发器的输出端与第二D触发器的数据输入端之间的最大时延(max_delay)小于或等于第二时钟信号的半周期。如图2所示，可以约束FF6与FF5的max_delay是半个CLK1的时钟，保证FF6可以稳定采到FF5输出的值。
在一些实施例中，第一D触发器的输出端与BUFGCTRL单元的第一使能端之间的最大时延小于或等于第一时钟信号的半周期。
如图2所示，可以按照FF3的Q端输出到BUFGCTRL的路径不大于半个CLK0的延时来进行时序要求，从而保证CE0的信号在CLK0的半个周期内到达BUFGCTRL对应的pin(引脚)。
在一些实施例中，第二D触发器的输出端与BUFGCTRL单元的第二使能端之间的最大时延小于或等于第二时钟信号的半周期。
同样地，为了保证CE1的信号在CLK1的半个周期内到达BUFGCTRL对应的pin(引脚)，如图2所示，可以按照FF6的Q端输出到BUFGCTRL的路径不大于半个CLK1的延时来进行时序要求。
本发明提供的FPGA时钟无毛刺切换电路，通过合理利用现有FPGA的基础原语器件BUFGCTRL，结合ASIC专有芯片才有的无相关时钟切换free-glitch电路设计思路，可以有效解决现有门控时钟技术存在的skew、jitters、glitch等问题，从而实现FPGA时钟无毛刺切换，并为变频FPGA低功耗技术提供了设计上的强有力的基础。
以下结合图2对本发明提供的FPGA时钟无毛刺切换电路的工作流程进行阐述，CE1和CE0的产生流程基本相同，下面仅示例CE0的控制电路工作流程，CE1可参照执行，不再赘述。
CE0的控制电路工作流程主要包括：
(1)FPGA在上电经过上电复位或者GLOBAL_RESET(全局复位)后，所有的触发器输出都是0，因此此时任何一个CLK都不会被选通。
(2)当CLK_SELECT置位时，因为所有触发器的Qn输出都是1，因此经过与门后，输出为1。
(3)考虑到组合逻辑有毛刺，因此经过两级触发器的CDC操作消除毛刺，并将此信号跨到CLK0的时钟域之中。
(4)然后使用负沿驱动触发器进行驱动，在这里需要在约束文件中，约束FF3与FF2的max_delay是半个CLK0的时钟，保证FF3可以稳定采到FF2输出的值。
(5)如此FF3输出的Q值一定早于CLK0，周期约束按照FF3的Q端输出到BUFGCTRL的路径不大于半个CLK0的延时来进行时序要求。
(6)如此，就可以门控CLK0输出。当想门控CLK1的时候，过程类似。
本示例中：a)CE 0和CE1不会同时有效；b)当CE0和CE1都无效时，BUFGCTRL保持当前状态；c)CE0和CE1的信号都会早于自己控制的时钟的半个周期，只要CE0和CE1的走线长度在半个周期之内到达BUFGCTRL对应的pin即可。通过合理利用FPGA提供的原语器件，结合ASIC成熟的free-glitch电路和基本的FPGA约束，达到了FPGA时钟无毛刺切换电路稳定可靠的目的。
以上所描述的装置实施例仅仅是示意性的，其中所述作为分离部件说明的模块可以是或者也可以不是物理上分开的，作为模块显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。本领域普通技术人员在不付出创造性的劳动的情况下，即可以理解并实施。
通过以上的实施方式的描述，本领域的技术人员可以清楚地了解到各实施方式可借助软件加必需的通用硬件平台的方式来实现，当然也可以通过硬件。基于这样的理解，上述技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品可以存储在计算机可读存储介质中，如ROM/RAM、磁碟、光盘等，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行各个实施例或者实施例的某些部分所述的方法。
最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。
Claims (10)
1.一种FPGA时钟无毛刺切换电路，其特征在于，包括：
第一时钟电路，所述第一时钟电路包括第一与门、第一CDC处理电路和第一D触发器；
第二时钟电路，所述第二时钟电路包括反相器、第二与门、第二CDC处理电路和第二D触发器；
以及BUFGCTRL单元；
其中，时钟选择信号输入所述第一与门的第一输入端，所述第二D触发器的反相输出端连接所述第一与门的第二输入端，所述第一与门的输出信号输入所述第一CDC处理电路，所述第一CDC处理电路的输出信号输入所述第一D触发器的数据输入端，所述第一D触发器的输出端连接所述BUFGCTRL单元的第一使能端，第一时钟信号输入所述第一CDC处理电路、所述第一D触发器的时钟输入端、以及所述BUFGCTRL单元的第一输入端；
所述第一D触发器的反相输出端连接所述第二与门的第一输入端，所述时钟选择信号经所述反相器反相后输入所述第二与门的第二输入端，所述第二与门的输出信号输入所述第二CDC处理电路，所述第二CDC处理电路的输出信号输入所述第二D触发器的数据输入端，所述第二D触发器的输出端连接所述BUFGCTRL单元的第二使能端，第二时钟信号输入所述第二CDC处理电路、所述第二D触发器的时钟输入端、以及所述BUFGCTRL单元的第二输入端；
所述BUFGCTRL单元的输出为门控时钟信号。
2.根据权利要求1所述的FPGA时钟无毛刺切换电路，其特征在于，所述第一CDC处理电路包括第三D触发器和第四D触发器；
其中，所述第一与门的输出信号输入所述第三D触发器的数据输入端，所述第三D触发器的输出端连接所述第四D触发器的数据输入端，所述第四D触发器的输出端连接所述第一D触发器的数据输入端，所述第一时钟信号输入所述第三D触发器的时钟输入端和所述第四D触发器的时钟输入端。
3.根据权利要求2所述的FPGA时钟无毛刺切换电路，其特征在于，所述第三D触发器和所述第四D触发器均为上升沿触发的D触发器。
4.根据权利要求1所述的FPGA时钟无毛刺切换电路，其特征在于，所述第二CDC处理电路包括第五D触发器和第六D触发器；
其中，所述第二与门的输出信号输入所述第五D触发器的数据输入端，所述第五D触发器的输出端连接所述第六D触发器的数据输入端，所述第六D触发器的输出端连接所述第二D触发器的数据输入端，所述第二时钟信号输入所述第五D触发器的时钟输入端和所述第六D触发器的时钟输入端。
5.根据权利要求4所述的FPGA时钟无毛刺切换电路，其特征在于，所述第五D触发器和所述第六D触发器均为上升沿触发的D触发器。
6.根据权利要求3或5所述的FPGA时钟无毛刺切换电路，其特征在于，所述第一D触发器和/或所述第二D触发器为下降沿触发的D触发器。
7.根据权利要求2或3所述的FPGA时钟无毛刺切换电路，其特征在于，所述第四D触发器的输出端与所述第一D触发器的数据输入端之间的最大时延小于或等于所述第一时钟信号的半周期。
8.根据权利要求4或5所述的FPGA时钟无毛刺切换电路，其特征在于，所述第六D触发器的输出端与所述第二D触发器的数据输入端之间的最大时延小于或等于所述第二时钟信号的半周期。
9.根据权利要求1、2或3所述的FPGA时钟无毛刺切换电路，其特征在于，所述第一D触发器的输出端与所述BUFGCTRL单元的第一使能端之间的最大时延小于或等于所述第一时钟信号的半周期。
10.根据权利要求1、4或5所述的FPGA时钟无毛刺切换电路，其特征在于，所述第二D触发器的输出端与所述BUFGCTRL单元的第二使能端之间的最大时延小于或等于所述第二时钟信号的半周期。
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