CN113985960A - 系统时钟无毛刺切换电路及其复位实现方法 - Google Patents
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Abstract
本发明提供了一种系统时钟无毛刺切换电路及其复位实现方法，其中，电路包括：延时复位电路，用于在第一系统复位的控制下，复位时钟切换电路选择信号；及对第一系统复位进行3级延时生成第二系统复位；第一时钟切换电路，用于对系统时钟无毛刺切换电路产生第一待切换时钟；及在第二系统复位的控制下，产生第一复位时钟；第二时钟切换电路，用于对系统时钟无毛刺切换电路产生第二待切换时钟；及在第二系统复位的控制下，产生第二复位时钟；第三时钟切换电路，用于将第一待切换时钟和第二待切换时钟相或，产生切换后的最终系统时钟。有效解决现有系统时钟无毛刺切换电路在系统复位产生时，系统时钟可能会出现毛刺的技术问题。
Description
技术领域
本发明涉及异步时钟切换技术领域，尤指一种系统时钟无毛刺切换电路及其复位实现方法。
背景技术
在芯片设计中，由于多时钟的设计，输出时钟常常需要在异步输入的不同时钟之间进行切换。切换过程中，为了避免切换后的时钟出现毛刺影响后续逻辑电路的正常工作，往往需要对切换电路进行特殊处理。
对于两两时钟切换，现有的无毛刺异步时钟切换电路采用两个输入时钟源CLK1/CLK2和两路时钟同步电路，两路时钟同步电路分别采用其中一个输入时钟源，且每路时钟同步电路采用两级寄存器处理(包括两个串联连接的D触发器)，在时钟切换控制信号SEL的控制下分别对两个时钟域进行同步，从而保证了切换时输出时钟无毛刺产生。具体，参见图1，在其中一路时钟同步电路中，第一级寄存器DFF1在时钟上升沿采样时钟切换控制信号SEL与另一路时钟同步电路的输出SEL2_R2经过逻辑(SEL&～SEL2_R2)处理生成的SEL1_T，输出信号SEL1_R1；第二级寄存器DFF2在时钟下降沿采样第一级寄存器DFF1的输出信号SEL1_R1产生SEL1_R2信号，作为切换目标时钟(对应CLK1)的使能信号；之后经过与门AND1输入或门OR1。
虽然该无毛刺异步时钟切换电路能够实现时钟的无毛刺切换，但是当异步系统复位SYS_RSTN发生且所有寄存器同时复位时，势必会出现SEL1_R2信号可能不在目标切换时钟下降沿变化的情况，从而导致系统时钟产生毛刺。
目前，针对上述问题，有以下两种处理方式：
1.不管复位有效时是否产生毛刺，利用寄存器异步复位功能优先的特性，达到功能正确的目的。但这种处理方式需要仔细分析系统中寄存器的复位源和时钟源，确保使用系统时钟的寄存器复位为系统时钟。
2.产生时钟使能信号时不用系统复位，而用电源复位。这种处理方式在时钟使能信号功能单一时能较好控制，但是在复杂逻辑中，如果时钟使能信号由多个信号通过逻辑组合产生，难以保证每个信号均由电源复位实现。
发明内容
本发明的目的是提供一种系统时钟无毛刺切换电路及其复位实现方法，有效解决现有系统时钟无毛刺切换电路在系统复位产生时，系统时钟可能会出现毛刺的技术问题。
本发明提供的技术方案如下：
一方面，本发明提供了一种系统时钟无毛刺切换电路，包括：
延时复位电路，用于在由系统生成的第一系统复位的控制下，复位时钟切换电路选择信号；及用于对所述第一系统复位进行3级延时生成第二系统复位；
第一时钟切换电路，用于在第一时钟选择信号的控制下，对所述系统时钟无毛刺切换电路产生第一待切换时钟；及用于在延后生成的第二系统复位的控制下，产生第一复位时钟；
第二时钟切换电路，用于在第二时钟选择信号的控制下，对所述系统时钟无毛刺切换电路产生第二待切换时钟；及用于在延后生成的第二系统复位的控制下，产生第二复位时钟；
第三时钟切换电路，用于将所述第一待切换时钟和第二待切换时钟相或，产生切换后的最终系统时钟，所述切换后的最终系统时钟为系统复位时钟。
另一方面，本发明提供了一种如上述系统时钟无毛刺切换电路的复位实现方法，当前系统时钟为第一时钟选择信号，第二时钟选择信号为系统复位时钟，所述复位实现方法包括：
延时复位电路在由系统生成的第一系统复位的控制下，复位时钟切换电路选择信号；
第一时钟切换电路在第一时钟选择信号的控制下，对所述系统时钟无毛刺切换电路产生第一待切换时钟，经过第三时钟切换电路后作为系统时钟进行输出；
基于第一时钟切换电路的门控输出，第二时钟切换电路在第二时钟选择信号的控制下，对所述系统时钟无毛刺切换电路产生第二待切换时钟，经过第三时钟切换电路后作为系统时钟进行输出，完成系统时钟的切换；
系统时钟切换完成后，延时复位电路同步延后生成第二系统复位；
在生成的第二系统复位的控制下，第一时钟切换电路产生第一复位时钟，第二时钟切换电路产生第二复位时钟，经过第三时钟切换电路后产生与时钟切换后系统时钟相同的系统复位时钟，实现无毛刺的时钟复位。
本发明提供的系统时钟无毛刺切换电路及其复位实现方法，在系统生成第一系统复位时，则基于该第一系统复位首先进行系统时钟的转换，将当前系统时钟转换为系统复位时钟。同时基于第一系统复位延后生成第二系统复位，以此在系统时钟转换完成之后，在基于生成的第二系统复位进行系统复位时，系统时钟已经是系统复位时钟，不会再发生系统时钟的切换，保证系统复位源(第一系统复位)在大于等于3个系统时钟后产生系统复位，有效解决在系统复位期间出现由于转换控制寄存器同时变化引起的时钟毛刺的问题。
附图说明
下面将以明确易懂的方式，结合附图说明优选实施例，对上述特性、技术特征、优点及其实现方式予以进一步说明。
图1为现有系统时钟无毛刺切换电路图；
图2为本发明中系统时钟无毛刺切换电路一实施例结构示意图；
图3为本发明中系统时钟无毛刺切换电路另一实施例结构示意图；
图4为本发明中系统时钟无毛刺切换电路一实例电路图；
图5为本发明中图4所示系统时钟无毛刺切换电路的波形图。
附图标号说明：
10-延时复位电路，11-复位时钟切换电路控制信号电路，12-复位信号生成电路，20-第一时钟切换电路，30-第二时钟切换电路，40-第三时钟切换电路，
具体实施方式
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对照附图说明本发明的具体实施例。显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图，并获得其他的实施例。
本发明的第一种实施例，如图2所示，一种系统时钟无毛刺切换电路，包括：
延时复位电路10，用于在由系统生成的第一系统复位的控制下，复位时钟切换电路选择信号；及用于对第一系统复位进行3级延时生成第二系统复位；
第一时钟切换电路20，用于在第一时钟选择信号的控制下，对系统时钟无毛刺切换电路产生第一待切换时钟；及用于在延后生成的第二系统复位的控制下，产生第一复位时钟；
第二时钟切换电路30，用于在第二时钟选择信号的控制下，对系统时钟无毛刺切换电路产生第二待切换时钟；及用于在延后生成的第二系统复位的控制下，产生第二复位时钟；
第三时钟切换电路40，用于将第一待切换时钟和第二待切换时钟相或，产生切换后的最终系统时钟，切换后的最终系统时钟为系统复位时钟。
在本实施例中，当系统生成第一系统复位SYS_SRC_RSTN(系统复位源信号)并输入延时复位电路10时，延时复位电路10立即响应复位时钟切换电路选择信号，以此第一时钟切换电路20(产生第一待切换时钟SYS1_CLK)、第二时钟切换电路30(产生第一待切换时钟SYS2_CLK)和第三时钟切换电路40基于该系统时钟无毛刺切换电路进行时钟切换，将当前系统时钟SYS_CLK切换至系统复位时钟进行输出。在对系统时钟进行切换的系统时间周期内，延时复位电路10同步延时生成第二系统复位SYS_RSTN。以此，在系统时钟切换完成之后，产生的第二系统复位SYS_RSTN同步输入第一时钟切换电路20和第二时钟切换电路30开始作用对电路进行复位，第一时钟切换电路20和第二时钟切换电路30即刻响应第二系统复位，并经过第三时钟切换电路40产生系统复位时钟。
这一过程中，第一系统复位SYS_SRC_RSTN仅作为时钟切换控制信号SEL的异步复位产生系统时钟无毛刺切换电路控制信号，即在第一系统复位SYS_SRC_RSTN有效时异步切换时钟切换控制信号SEL变化为复位值，相当于产生一次切换为系统复位时钟(复位时钟源)的请求。当切换为系统复位时钟后再产生系统复位。即在第二系统复位SYS_RSTN产生时，系统时钟已经是系统复位时钟，不会发生时钟切换，进而避免了系统复位时系统时钟产生毛刺。
如图3所示，延时复位电路10中包括复位时钟切换电路控制信号电路11和复位信号生成电路12，其中，复位时钟切换电路控制信号电路11中包括第一寄存器，用于在第一系统复位的控制下，复位时钟切换电路选择信号；复位信号生成电路12中包括三个依次串联连接的第二寄存器、第三寄存器和第四寄存器，用于对第一系统复位进行延时生成第二系统复位。
进一步来说，复位时钟切换电路控制信号电路11中，第一寄存器的复位端接入系统生成的第一系统复位；第一寄存器的时钟端与第三时钟切换电路40的输出端连接，且第一寄存器上升沿触发。以此，当第一系统复位有效时，第一寄存器的输出端生成复位值，作为系统时钟无毛刺切换电路控制信号。实际应用中，假定第一系统复位低电平有效，第一寄存器的复位值为0，则当第一系统复位为低电平时，第一寄存器即刻响应，于输出端生成复位值0，输入后续的时钟切换电路中。对于第一寄存器的具体形式这里不做限定，只要能够实现上述目的即可，如采用D触发器作为第一寄存器等。
复位信号生成电路12中，第二寄存器的输入端接入系统生成的第一系统复位，第二寄存器、第三寄存器和第四寄存器的时钟端均与第三时钟切换电路40的输出端连接，且第二寄存器、第三寄存器和第四寄存器均为上升沿触发。由于将第三时钟切换电路40输出的系统时钟SYS_CLK作为三个寄存器的采样时钟，当第一系统复位有效时，复位信号生成电路12中第一系统复位经过3个系统时钟周期(时钟切换在3个系统时钟周期内完成)后生成第二系统复位。对于第二寄存器、第三寄存器和第四寄存器的具体形式这里不做限定，只要能够实现上述目的即可，如均采用D触发器等。
此外，第一时钟切换电路包括：第一与门，串联连接的第五寄存器和第六寄存器，及第二与门；第二时钟切换电路包括：反相器，第三与门、串联连接的第七寄存器和第八寄存器，及第四与门；其中，
第一与门的一输入端与复位时钟切换电路的输出端连接，另一输入端与第八寄存器的反向输出端连接，输出端与第五寄存器的输入端连接；第一时钟选择信号分别接入第五寄存器和第六寄存器的时钟端；第六寄存器的输出端与第二与门的一输入端连接，第一时钟选择信号接入第二与门的另一输入端，第二与门的输出端接入第三时钟切换电路的输入端；第五寄存器和第六寄存器的复位端与复位信号生成电路的输出端连接，接入第二系统复位；
反相器的输入端与复位时钟切换电路的输出端连接，输出端与第三与门的一输入端连接；第三与门的另一输入端与第六寄存器的反向输出端连接，输出端与第七寄存器的输入端连接；第二时钟选择信号分别接入第七寄存器和第八寄存器的时钟端；第八寄存器的输出端与第四与门的一输入端连接，第二时钟选择信号接入第四与门的另一输入端，第四与门的输出端接入第三时钟切换电路的输入端；第七寄存器和第八寄存器的复位端与复位信号生成电路的输出端连接，接入第二系统复位。
工作过程中，对于第一时钟切换电路来说，时钟切换控制信号SEL和第八寄存器的反向输出端相与(第一与门)之后生成信号SEL1_T，作为第五寄存器的数据输入，经过第五寄存器和第六寄存器的两次采样之后，产生信号SEL1_R2；之后与第一时钟选择信号相与(第二与门)之后产生第一待切换时钟SYS_CLK1。对于第二时钟切换电路来说，时钟切换控制信号SEL经过反向器之后，和第六寄存器的反向输出端相与(第三与门)之后生成信号SEL2_T，作为第七寄存器的数据输入，经过第七寄存器和第八寄存器的两次采样之后，产生信号SEL2_R2；之后与第二时钟选择信号相与(第四与门)之后产生第二待切换时钟SYS_CLK2。以此第三时钟切换电路将第一待切换时钟SYS_CLK1和第二待切换时钟SYS_CLK2相或产生切换后的最终系统时钟SYS_CLK。对于第五寄存器、第六寄存器、第七寄存器和第八寄存器的具体形式这里不做限定，只要能够实现上述目的即可，如均采用D触发器等。
应当清楚，若第一系统复位SYS_SRC_RSTN产生时，当前系统时钟为第一时钟选择信号，则时钟切换电路选择信号复位后(复位值0)，系统时钟无毛刺切换电路随即将系统时钟由第一时钟选择信号切换至第二时钟选择信号。切换过程中，经第五寄存器和第六寄存器的两次采样后，第六寄存器的输出端输出低电平信号，反向输出端输出高电平信号；之后，第六寄存器反向输出端输出的高电平信号作为第三与门的输入，经过第七寄存器和第八寄存器两次采样后，第八寄存器的输出端输出高电平信号，完成第一时钟选择信号至第二时钟选择信号的切换(一个系统时钟初始时钟加一个系统时钟目标时钟后切换为目标时钟)。假定第一系统复位SYS_SRC_RSTN产生时，当前系统时钟为第二时钟选择信号，则第一寄存器响应第一系统复位SYS_SRC_RSTN后输出没有变化，此时系统时钟无毛刺切换电路持续输出第二时钟选择信号。
第二时钟选择信号作为当前系统时钟输出后，第五寄存器、第六寄存器、第七寄存器和第八寄存器随即应响延后生成的第二系统复位SYS_RSTN，第六寄存器的反向输出端输出高电平信号接入第二路时钟切换电路，经过第七寄存器和第八寄存器两次采样后，第八寄存器的输出端仍然输出高电平信号，即响应第二系统复位SYS_RSTN后，第三时钟切换电路依然输出第二时钟选择信号。
本发明的另一实施例，一种上述时钟切换电路的复位实现方法，当前系统时钟为第一时钟选择信号，第二时钟选择信号为系统复位时钟，该复位实现方法包括：
S10延时复位电路在由系统生成的第一系统复位的控制下，复位时钟切换电路选择信号；
S20第一时钟切换电路在第一时钟选择信号的控制下，对系统时钟无毛刺切换电路产生第一待切换时钟，经过第三时钟切换电路后作为系统时钟进行输出；
S30基于第一时钟切换电路的门控输出，第二时钟切换电路在第二时钟选择信号的控制下，对系统时钟无毛刺切换电路产生第二待切换时钟，经过第三时钟切换电路后作为系统时钟进行输出，完成系统时钟的切换；
S40系统时钟切换完成后，延时复位电路同步延后生成第二系统复位；
S50在生成的第二系统复位的控制下，第一时钟切换电路产生第一复位时钟，第二时钟切换电路产生第二复位时钟，经过第三时钟切换电路后产生与时钟切换后系统时钟相同的系统复位时钟，实现无毛刺的时钟复位。
具体，延时复位电路中包括复位时钟切换电路控制信号电路和复位信号生成电路，其中，复位时钟切换电路控制信号电路中包括第一寄存器，且第一寄存器的复位端接入系统生成的第一系统复位；复位信号生成电路中包括三个依次串联连接的第二寄存器、第三寄存器和第四寄存器，且第二寄存器的输入端接入系统生成的第一系统复位。以此，当第一系统复位有效时，第一寄存器复位时钟切换电路选择信号；在延时复位电路同步延后生成第二系统复位中，当第一系统复位有效时，复位信号生成电路中第一系统复位经过3个系统时钟周期后生成第二系统复位。对于延时复位电路、第一时钟切换电路、第二时钟切换电路和第三时钟切换电路具体包括的电子器件，与上述时钟切换电路相同，这里不做赘述。
以下通过一实例对上述系统时钟无毛刺切换电路及其复位实现方法做进一步说明：
如图4所示，系统时钟无毛刺切换电路中包括：
第一D触发器DFF5，复位端ResetN接入系统生成的第一系统复位SYS_SRC_RSTN；时钟端Clk与或门OR1的输出端连接，接入系统时钟信号SYS_CLK；输入端D接入时钟切换信号SW，输出端Q输出时钟切换控制信号SEL；
依次串联连接的第二D触发器DFF6、第三D触发器DFF7和第四D触发器DFF8，第二D触发器DFF6的输入端接入系统生成的第一系统复位SYS_SRC_RSTN；第二寄存器、第三寄存器和第四寄存器的时钟端Clk与或门OR1的输出端连接，接入系统时钟信号SYS_CLK；复位端ResetN接入电源复位时钟PWR_RSTN；第四D触发器DFF8的输出端输出第二系统复位SYS_RSTN；
第一与门AND1、第五D触发器DFF1、第六D触发器DFF2和第二与门AND2，第一与门AND1的一输入端与第一D触发器DFF5的输出端Q连接，另一输入端与第八D触发器DFF4的反向输出端Q连接，输出端与第五D触发器DFF1的输入端D连接；第一时钟选择信号CLK1分别接入第五D触发器DFF1和第六D触发器DFF2的时钟端Clk；第六D触发器DFF2的输出端Q与第二与门AND2的一输入端连接，第一时钟选择信号CLK1接入第二与门AND2的另一输入端，第二与门AND2的输出端接入或门OR1的输入端；第五D触发器DFF1和第六D触发器DFF2的复位端ResetN与第四D触发器DFF8的输出端Q连接，接入第二系统复位SYS_RSTN；
反相器F、第三与门AND3、第七D触发器DFF3、第八D触发器DFF4和第四与门AND4，反相器F的输入端与第一D触发器DFF5的输出端Q连接，输出端与第三与门AND3的一输入端连接；第三与门AND3的另一输入端与第六D触发器的反向输出端Q连接，输出端与第七D触发器DFF3的输入端Q连接；第二时钟选择信号CLK2分别接入第七D触发器DFF3和第八D触发器DFF4的时钟端Clk；第八D触发器DFF4的输出端Q与第四与门AND4的一输入端连接，第二时钟选择信号CLK2接入第四与门的另一输入端，第四与门的输出端接入或门OR1的输入端；第七D触发器DFF3和第八D触发器DFF4的复位端ResetN与第四D触发器DFF8的输出端Q连接，接入第二系统复位SYS_RSTN。
在该电路中：
1、时钟切换控制信号SEL的复位值为0，复位后选择第二时钟选择信号CLK2；
2、系统时钟SYS_CLK由时钟切换控制信号SEL控制选择，当SEL＝1时，选择第一时钟选择信号CLK1；当SEL＝0时，选择第二时钟选择信号CLK2；
3、第一系统复位SYS_SRC_RSTN低电平有效，第二系统复位SYS_RSTN低电平有效；
4、选择第一时钟选择信号CLK1的门控信号SEL1_R2高电平有效，选择第二时钟选择信号CLK2的门控信号SEL2_R2高电平有效。
假定当前的系统时钟为第一时钟选择信号CLK1，则系统生成第一系统复位SYS_SRC_RSTN后，结合图5的波形图对该电路的工作原理作出说明：
T1时刻，第一D触发器DFF5响应第一系统复位SYS_SRC_RSTN，时钟切换控制信号SEL由1变为0。
T2时刻，第五D触发器DFF1采样第一与门AND1的输出信号SEL1_T生成信号SEL1_R1(由1变成0)。
T3时刻，第六D触发器DFF2采样第五D触发器的输出信号SEL1_T生成门控信号SEL1_R2(由1变成0)，同时反向输出端Q由0变成1，输入第三与门AND1。
T4时刻，第七D触发器DFF3采样反相器F的输出端信号和第六D触发器DFF2的反向输出端Q的输出信号经过第三与门AND3相与后的输出信号SEL2_T生成信号SEL2_R1(由0变成1)。
T5时刻，第八D触发器DFF4采样第七D触发器DFF3的输出信号SEL2_T生成门控信号SEL2_R2(由0变成1，即在门控信号SEL1_R2失效后，门控信号SEL2_R2才会产生信号，保证切换时钟不会出现毛刺)，输入第三与门AND1。此时，第一时钟选择信号CLK1与信号SEL2_R1经由第二与门AND2后的信号为0，第二时钟选择信号CLK2与信号SEL2_R2经由第四与门AND4后的信号为第二时钟选择信号CLK2，以此经由或门OR1生成第二时钟选择信号CLK2，完成第一时钟选择信号CLK1至第二时钟选择信号CLK2的切换，此时，第二时钟选择信号CLK2作为切换后的系统时钟信号。
T6时刻，第一系统复位SYS_SRC_RSTN由0变为1，第四D触发器DFF8生成第二系统复位SYS_RSTN(由1变成0)。第五D触发器DFF1、第六D触发器DFF2、第七D触发器DFF3和第八D触发器DFF4随即响应该复位信号，第六D触发器DFF2和第八D触发器DFF4的反向输出端Q均输出高电平信号(1)，并分别接入第一与门AND1和第三与门AND3的输入端。经一次上升沿和一次下降沿采样后，或门OR1依然输出第二时钟选择信号CLK2。
T7时刻(与T6时刻间距3个系统时间周期)，第二系统复位SYS_RSTN释放为无效状态，由0变成1。
Claims (10)
1.一种系统时钟无毛刺切换电路，其特征在于，包括：
延时复位电路，用于在由系统生成的第一系统复位的控制下，复位时钟切换电路选择信号；及用于对所述第一系统复位进行3级延时生成第二系统复位；
第一时钟切换电路，用于在第一时钟选择信号的控制下，对所述系统时钟无毛刺切换电路产生第一待切换时钟；及用于在延后生成的第二系统复位的控制下，产生第一复位时钟；
第二时钟切换电路，用于在第二时钟选择信号的控制下，对所述系统时钟无毛刺切换电路产生第二待切换时钟；及用于在延后生成的第二系统复位的控制下，产生第二复位时钟；
第三时钟切换电路，用于将所述第一待切换时钟和第二待切换时钟相或，产生切换后的最终系统时钟，所述切换后的最终系统时钟为系统复位时钟。
2.如权利要求1所述的系统时钟无毛刺切换电路，其特征在于，所述延时复位电路中包括复位时钟切换电路控制信号电路和复位信号生成电路，其中，
复位时钟切换电路控制信号电路中包括第一寄存器，用于在所述第一系统复位的控制下，复位时钟切换电路选择信号；
复位信号生成电路中包括三个依次串联连接的第二寄存器、第三寄存器和第四寄存器，用于对所述第一系统复位进行延时生成第二系统复位。
3.如权利要求2所述的系统时钟无毛刺切换电路，其特征在于，所述复位时钟切换电路中，第一寄存器的复位端接入系统生成的第一系统复位；当所述第一系统复位有效时，所述第一寄存器的输出端生成复位值，作为系统时钟无毛刺切换电路控制信号。
4.如权利要求3所述的系统时钟无毛刺切换电路，其特征在于，所述复位时钟切换电路中，第一寄存器的时钟端与所述第三时钟切换电路的输出端连接，且所述第一寄存器上升沿触发。
5.如权利要求2所述的系统时钟无毛刺切换电路，其特征在于，所述复位信号生成电路中，第二寄存器的输入端接入系统生成的第一系统复位；当所述第一系统复位有效时，所述复位信号生成电路中所述第一系统复位信号经过3个系统时钟周期后生成第二系统复位。
6.如权利要求5所述的系统时钟无毛刺切换电路，其特征在于，所述复位信号生成电路中，第二寄存器、第三寄存器和第四寄存器的时钟端均与所述第三时钟切换电路的输出端连接，且所述第二寄存器、第三寄存器和第四寄存器均为上升沿触发。
7.如权利要求2-6任意一项所述的系统时钟无毛刺切换电路，其特征在于，
所述第一时钟切换电路包括：第一与门，串联连接的第五寄存器和第六寄存器，及第二与门；所述第二时钟切换电路包括：反相器，第三与门、串联连接的第七寄存器和第八寄存器，及第四与门；其中，
所述第一与门的一输入端与所述复位时钟切换电路的输出端连接，另一输入端与所述第八寄存器的反向输出端连接，输出端与所述第五寄存器的输入端连接；所述第一时钟选择信号分别接入所述第五寄存器和第六寄存器的时钟端；所述第六寄存器的输出端与所述第二与门的一输入端连接，第一时钟选择信号接入第二与门的另一输入端，所述第二与门的输出端接入第三时钟切换电路的输入端；第五寄存器和第六寄存器的复位端与复位信号生成电路的输出端连接，接入第二系统复位；
所述反相器的输入端与所述复位时钟切换电路的输出端连接，输出端与所述第三与门的一输入端连接；所述第三与门的另一输入端与所述第六寄存器的反向输出端连接，输出端与所述第七寄存器的输入端连接；所述第二时钟选择信号分别接入所述第七寄存器和第八寄存器的时钟端；所述第八寄存器的输出端与所述第四与门的一输入端连接，第二时钟选择信号接入第四与门的另一输入端，所述第四与门的输出端接入第三时钟切换电路的输入端；第七寄存器和第八寄存器的复位端与复位信号生成电路的输出端连接，接入第二系统复位。
8.如权利要求7所述的系统时钟无毛刺切换电路，其特征在于，所述第五寄存器上升沿触发，所述第六寄存器下降沿触发，所述第七寄存器上升沿触发，所述第八寄存器下降沿触发。
9.一种如权利要求1-8任意一项系统时钟无毛刺切换电路的复位实现方法，其特征在于，当前系统时钟为第一时钟选择信号，第二时钟选择信号为系统复位时钟，所述复位实现方法包括：
延时复位电路在由系统生成的第一系统复位的控制下，复位时钟切换电路选择信号；
第一时钟切换电路在第一时钟选择信号的控制下，对所述系统时钟无毛刺切换电路产生第一待切换时钟，经过第三时钟切换电路后作为系统时钟进行输出；
基于第一时钟切换电路的门控输出，第二时钟切换电路在第二时钟选择信号的控制下，对所述系统时钟无毛刺切换电路产生第二待切换时钟，经过第三时钟切换电路后作为系统时钟进行输出，完成系统时钟的切换；
系统时钟切换完成后，延时复位电路同步延后生成第二系统复位；
在生成的第二系统复位的控制下，第一时钟切换电路产生第一复位时钟，第二时钟切换电路产生第二复位时钟，经过第三时钟切换电路后产生与时钟切换后系统时钟相同的系统复位时钟，实现无毛刺的时钟复位。
10.如权利要求9所述的复位实现方法，其特征在于，所述延时复位电路中包括复位时钟切换电路控制信号电路和复位信号生成电路，其中，复位时钟切换电路控制信号电路中包括第一寄存器，且第一寄存器的复位端接入系统生成的第一系统复位；复位信号生成电路中包括三个依次串联连接的第二寄存器、第三寄存器和第四寄存器，且第二寄存器的输入端接入系统生成的第一系统复位；
在所述延时复位电路在由系统生成的第一系统复位的控制下，复位时钟切换电路选择信号中，包括：当所述第一系统复位有效时，第一寄存器复位时钟切换电路选择信号；
在所述延时复位电路同步延后生成第二系统复位中，包括：当所述第一系统复位有效时，所述复位信号生成电路中所述第一系统复位经过3个系统时钟周期后生成第二系统复位。
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