CN113009961A - 一种跨时钟同步电路及SoC系统 - Google Patents

Abstract

本申请公开了一种跨时钟同步电路及SoC系统，包括：输入控制捕获模块，用于获取第一时钟域对应的控制信号，将控制信号的脉冲宽度扩展到预设宽度，得到待同步控制信号；输入数据锁存模块，用于获取第一时钟域对应的数据信号并锁存；同步模块，用于对待同步控制信号进行跨时钟域同步得到同步控制信号；输出控制触发模块，用于根据同步控制信号输出第二时钟域对应的控制信号；输出数据捕获模块，用于当接收到第二时钟域对应的控制信号时，获取输入数据锁存模块输出的数据信号。本申请不会违反第二时钟域的触发器的建立时间和保持时间，可以避免亚稳态等现象产生，保证数据同步的正确性，提高系统的稳定性。

Description

一种跨时钟同步电路及SoC系统

技术领域

本申请涉及SoC系统领域，特别涉及一种跨时钟同步电路及SoC系统。

背景技术

理想的电路设计为整个电路是同步的，即依赖于一个时钟。但是，在当今SoC(System-on-a-Chip，片上系统)系统中，仅仅依赖一个时钟已经不足以支撑复杂的系统设计，一个复杂的SoC系统往往需要多个异步的时钟，因此跨时钟的数据信号传输的稳定性成为设计者重要关注的问题之一。由于每个触发器都有自己的建立时间和保持时间，如果在跨时钟的数据传输中，出现违反触发器对应的建立时间和保持时间，就会导致亚稳态的出现，从而导致数据的错误传输，最终会影响系统的正常运行。

因此，如何提供一种解决上述技术问题的方案是本领域技术人员目前需要解决的问题。

发明内容

本申请的目的是提供一种跨时钟同步电路及SoC系统，不会违反第二时钟域的触发器的建立时间和保持时间，可以避免亚稳态等现象产生，保证数据同步的正确性，提高系统的稳定性。

为解决上述技术问题，本申请提供了一种跨时钟同步电路，包括：

输入控制捕获模块，用于获取第一时钟域对应的控制信号，将所述控制信号的脉冲宽度扩展到预设宽度，得到待同步控制信号；

输入数据锁存模块，用于获取所述第一时钟域对应的数据信号并锁存；

同步模块，用于对所述待同步控制信号进行跨时钟域同步得到同步控制信号；

输出控制触发模块，用于根据所述同步控制信号输出第二时钟域对应的控制信号；

输出数据捕获模块，用于当接收到所述第二时钟域对应的控制信号时，获取所述输入数据锁存模块输出的数据信号。

优选的，所述输入控制捕获模块包括第一寄存器和第一异或单元，其中，所述第一寄存器的输入端与所述第一异或单元的输出端连接，所述第一异或单元的第一输入端接入所述第一时钟域对应的控制信号，所述第一异或单元的第二输入端与所述第一寄存器的输出端连接。

优选的，所述输入数据锁存模块包括第一数据寄存器，所述输出数据捕获模块包括第二数据寄存器；

所述第一数据寄存器的输入端接入所述第一时钟域对应的数据信号，所述第一数据寄存器的输出端与所述第二数据寄存器的输入端连接，所述第二数据寄存器的时钟端接入所述第二时钟域对应的控制信号。

优选的，所述同步模块包括第二寄存器和第三寄存器；

所述第二寄存器的输入端接入所述待同步控制信号，所述第二寄存器的输出端与所述第三寄存器的输入端连接，所述第三寄存器的输出端与所述输出控制触发模块连接。

优选的，所述输出控制触发模块包括第四寄存器和第二异或单元；

所述第四寄存器的输入端分别与所述同步模块的输出端及所述第二异或单元的第一输入端连接，所述第四寄存器的输出端与所述第二异或单元的第二输入端连接，所述第二异或单元的输出端与所述输出数据捕获模块连接。

优选的，该跨时钟同步电路还包括：

缓冲模块，用于存储所述第一时钟域对应的所有控制信号和所有数据信号；

反馈模块，控制所述缓冲模块按预设规则向输入控制捕获模块输出所述第一时钟域对应的每一所述控制信号。

优选的，所述反馈模块包括第五寄存器、第六寄存器、第七寄存器、逻辑非单元、逻辑与单元及状态机；

所述状态机分别与所述第一寄存器的输出端及所述逻辑与单元的输出端连接，所述第五寄存器的输出端通过逻辑非单元与所述逻辑与单元的第一输入端连接，所述第五寄存器的输入端分别与所述逻辑与单元的第二输入端及所述第六寄存器的输出端连接，所述第六寄存器的输入端与所述第七寄存器的输出端连接，所述第七寄存器的输入端与所述输出控制触发模块的输出端连接。

为解决上述技术问题，本申请还提供了一种SoC系统，包括上文所述的跨时钟同步电路。

本申请提供了一种跨时钟同步电路，通过对第一时钟域对应的控制信号进行扩宽处理，以实现跨时钟域的单bit信号同步，然后根据同步信号得到第二时钟域对应的控制信号，使输出数据捕获模块在该第二时钟域对应的控制信号的作用下获取输入数据锁存模块锁存的数据信号，从而不会违反第二时钟域的触发器的建立时间和保持时间，避免亚稳态等现象产生，保证数据同步的正确性，提高系统的稳定性。本申请还提供了一种SoC系统，具有和上述跨时钟同步电路相同的有益效果。

附图说明

为了更清楚地说明本申请实施例，下面将对实施例中所需要使用的附图做简单的介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本申请所提供的一种跨时钟同步电路的结构示意图；

图2为本申请所提供的一种同步模块的架构示意图；

图3为本申请所提供的另一种跨时钟同步电路的结构示意图；

图4为本申请所提供的一种输入控制捕获时序图；

图5为本申请所提供的一种同步与输出控制触发时序图；

图6为本申请所提供的一种反馈信号检测时序图；

图7为本申请所提供的一种状态机示意图。

具体实施方式

本申请的核心是提供一种跨时钟同步电路及SoC系统，不会违反第二时钟域的触发器的建立时间和保持时间，可以避免亚稳态等现象产生，保证数据同步的正确性，提高系统的稳定性。

为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

首先需要说明的是，本申请所提供的跨时钟同步电路应用于SoC系统中，用于实现多位数据的跨时钟域传输。由于SoC系统包含众多外设，不同外设通过总线连接，总线时钟域和外设时钟域不相同，为保证系统数据传输的准确性和可靠性，本申请提供了一种如图1所示的一种跨时钟同步电路，该跨时钟同步电路包括：

输入控制捕获模块1，用于获取第一时钟域对应的控制信号，将控制信号的脉冲宽度扩展到预设宽度，得到待同步控制信号；

参照上文所述，总线时钟域和外设时钟域不相同，本实施例中以总线时钟域为第一时钟域，外设时钟域为第二时钟域为例进行说明，总线发送写控制信号，也可将第一时钟域也可看作写时钟域，相应的，将第二时钟域看作读时钟域。在总线系统中，总线发送的写控制信号只有一个脉冲的宽度，因此，输入控制捕获模块1用于将输入的写控制脉冲信号进行拓宽得到待同步控制信号，以便该待同步控制信号能够被后级时钟域内时钟采集。

输入数据锁存模块2，用于获取第一时钟域对应的数据信号并锁存；

具体的，总线几乎是向外设同时发送数据信号和控制信号，输入数据锁存模块2将接收到的数据信号进行预先缓存，并等待输出数据捕获模块5进行数据信号的采集。

同步模块3，用于对待同步控制信号进行跨时钟域同步得到同步控制信号；

具体的，同步模块3同于将拓宽的写控制信号进行跨时钟域同步，从而防止亚稳态的产生。上述同步模块3可以广泛应用于如图2所示架构，总线将写操作发送至外设的总线接口，通过总线接口将总线协议转换为控制信号与数据信号对，同步模块3用于将总线时钟域的信号同步至外设的工作时钟域，使得外设的内部逻辑能够正确的采集到控制和数据信号，以此实现正常的总线控制外设的功能，保证整个系统的正常运行。

输出控制触发模块4，用于根据同步控制信号输出第二时钟域对应的控制信号；

具体的，输出控制触发模块4将同步后的写控制信号进行处理，从而产生宽度为1个读时钟周期的脉冲信号，用于后级以及输出数据捕获模块5的控制。

输出数据捕获模块5，用于当接收到第二时钟域对应的控制信号时，获取输入数据锁存模块2输出的数据信号。

具体的，由于数据同步过程中所经过的逻辑较少，因此数据能够在控制信号被同步完成之前就提前准备好，使得输出数据捕获模块5能够及时采集，而不会违反读时钟域下触发器的建立和保持时间，从而保证同步的数据的正确性。

本申请提供了一种跨时钟同步电路，通过对第一时钟域对应的控制信号进行扩宽处理，以实现跨时钟域的单bit信号同步，然后根据同步信号得到第二时钟域对应的控制信号，使输出数据捕获模块在该第二时钟域对应的控制信号的作用下获取输入数据锁存模块锁存的数据信号，从而不会违反第二时钟域的触发器的建立时间和保持时间，避免亚稳态等现象产生，保证数据同步的正确性，提高系统的稳定性。

请参照图3，图3为本申请所提供的另一种跨时钟同步电路的结构示意图，假设CLKA域时钟频率比CLKB域时钟频率快。

作为一种优选的实施例，输入控制捕获模块1包括第一寄存器D1和第一异或单元XOR1，其中，第一寄存器D1的输入端与第一异或单元XOR1的输出端连接，第一异或单元XOR1的第一输入端接入第一时钟域对应的控制信号，第一异或单元XOR1的第二输入端与第一寄存器D1的输出端连接。

具体的，输入控制捕获模块1主要由第一寄存器D1和第一异或单元XOR1组成，时序图如图4所示。当接收到一个脉冲宽度的写控制信号wr时，通过第一寄存器D1将其延长一个时钟周期，并将结果A与输入wr做异或操作，此时当下一个时钟上升沿到来时，第一寄存器D1的D端为1，使得Q端在下一个写控制信号到来之前保持不变，引起Q端电平变化，此变化就可以通过后级模块采集到，从而达到扩宽写控制信号便于采集的目的。当下一个写控制信号到来时，又会使得第一寄存器D1的Q端电平翻转为0，再次引起电平变化，因此后级模块就可以根据此电平变化来判断写控制脉冲信号是否输入。

作为一种优选的实施例，输入数据锁存模块2包括第一数据寄存器D8，输出数据捕获模块5包括第二数据寄存器D9；

第一数据寄存器D8的输入端接入第一时钟域对应的数据信号，第一数据寄存器D8的输出端与第二数据寄存器D9的输入端连接，第二数据寄存器D9的时钟端接入第二时钟域对应的控制信号。

具体的，第一数据寄存器D8和第二数据寄存器D9用于输入数据缓存与输出数据捕获。从图3中可以看出，数据信号的同步依赖于同步后的控制信号，数据信号的同步逻辑较控制信号同步逻辑少得多，因此B点产生控制信号之前数据信号就已经被锁存在第一数据寄存器D8的Q端，此值可以一直保持直到B点控制信号触发第二寄存器D2(AND4可视为门控电路，当B点电平为1时允许时钟通过)进行数据捕获，使得后级电路能够得到同步后的数据信号。

作为一种优选的实施例，同步模块3包括第二寄存器D2和第三寄存器D3；

第二寄存器D2的输入端接入待同步控制信号，第二寄存器D2的输出端与第三寄存器D3的输入端连接，第三寄存器D3的输出端与输出控制触发模块4连接。

具体的，由于前级输入控制捕获模块1已经将CLKA时钟域下的写控制信号转换为了电路图中A点的电平变化，且此电平会一直持续，因此，对于跨时钟域的单bit信号同步，可以使用简单且有效的双寄存器(第二寄存器D2和第三寄存器D3)同步电路进行同步，就可以极大的减少亚稳态等现象的发生，同步与输出控制触发时的时序图如图5所示。

作为一种优选的实施例，输出控制触发模块4包括第四寄存器D4和第二异或单元XOR2；

第四寄存器D4的输入端分别与同步模块3的输出端及第二异或单元XOR2的第一输入端连接，第四寄存器D4的输出端与第二异或单元XOR2的第二输入端连接，第二异或单元XOR2的输出端与输出数据捕获模块5连接。

具体的，使用第四寄存器D4和第二异或单元XOR2进行输出控制触发，此电路可以检测前级(即第三寄存器D3的输出)信号沿(上升沿，下降沿)的变化，并产生脉冲信号，此时的脉冲信号即为CLKB时钟域下的控制信号，实现了控制信号的同步。

作为一种优选的实施例，该跨时钟同步电路还包括：

缓冲模块6，用于存储第一时钟域对应的所有控制信号和所有数据信号；

反馈模块，控制缓冲模块6按预设规则向输入控制捕获模块1输出第一时钟域对应的每一控制信号。

具体的，由于读、写时钟域的时钟周期的不同，如果写时钟较读时钟快且总线上的写操作较为集中且频繁，可能会导致前一次同步操作未完成而第二次控制及数据信号已经到达，因此需要使用缓冲模块6进行信号的缓存并使用反馈模块对控制缓冲模块6内信号的发出。

作为一种优选的实施例，反馈模块包括第五寄存器D5、第六寄存器D6、第七寄存器D7、逻辑非单元INV、逻辑与单元AND2及状态机7；

状态机7分别与第一寄存器D1的输出端及逻辑与单元AND2的输出端连接，第五寄存器D5的输出端通过逻辑非单元INV与逻辑与单元AND2的第一输入端连接，第五寄存器D5的输入端分别与逻辑与单元AND2的第二输入端及第六寄存器D6的输出端连接，第六寄存器D6的输入端与第七寄存器D7的输出端连接，第七寄存器D7的输入端与输出控制触发模块4的输出端连接。

具体的，反馈模块由信号同步采集单元和状态机7两部分组成。因为信号反馈也需要跨时钟，因此第五寄存器D5、第六寄存器D6、第七寄存器D7、逻辑非单元INV、逻辑与单元AND2组成反馈信号的信号同步采集单元，实现反馈信号的同步逻辑，时序图如图6所示，由于CLKB时钟频率较CLKA时钟频率慢，因此使用第六寄存器D6、第七寄存器D7构成两级同步电路即可完成单bit信号同步，使用第五寄存器D5、逻辑非单元INV、逻辑与单元AND2来检测同步信号的上升沿，并产生一个CLKA时钟脉冲宽度的反馈信号给状态机7。

状态机7用于检测同步电路的工作状态并发出相应的控制信号，当同步电路内的信号完成同步之后，状态机7接收来自同步后的反馈信号以及A点电平的变化来判断当次传输完成并允许缓冲模块6发出下次传输，以及当前同步电路内有未同步完的信号，禁止缓冲模块6发出下一信号。状态机7的状态跳转如图7所示，状态机7为一个2状态状态机，当检测到C点产生了一个周期的脉冲信号时，代表了此时同步电路完成了一次同步，状态跳转至S2，向缓冲模块6输出一个周期的脉冲信号，控制缓冲模块6发出下一次所需传输的控制信号和数据信号，同时状态机7向第一寄存器D1和第一数据寄存器D8发出高电平，而第一寄存器D1和第一数据寄存器D8前端带有AND1，AND3构成的门控时钟，当状态机7发出高电平时，时钟可以通过门控电路到达寄存器CK端，使得寄存器可以捕获时钟上升沿来临时的信号，完成下一次传输控制和数据信号的采集；当检测到A点电平发生反转，代表此时传输已经进入同步模块3且正在进行同步，此时状态跳转至S1，同时状态机7向第一寄存器D1和第一数据寄存器D8发出低电平，使第一寄存器D1和第一数据寄存器D8的时钟不能到达，第一寄存器D1和第一数据寄存器D8会一直保持本次传输的值，从而保证的系统的稳定性，同时由于时钟停止，可以降低寄存器的内部功耗。

进一步的，由于读写时钟域的不确定性以及实际使用过程中数据变化的频繁程度，可以选择增加或去除某些模块，同步逻辑也会相应的进行改变，同时反馈模块也可灵活变化。

本申请通过对控制信号进行处理，产生跨时钟域的使能信号，使得对于多位数据的跨时钟域同步电路变得简单，从而极大减少由于布线等问题带来的多位数据信号到达目标时间不一致引起的亚稳态等现象发生的概率，进而大大提高系统的稳定性。

另一方面，本申请还提供了一种SoC系统，包括上文所述的跨时钟同步电路。

对于本申请所提供的一种SoC系统的介绍请参照上述实施例，本申请在此不再赘述。

本申请所提供的一种SoC系统，具有和上述跨时钟同步电路相同的有益效果。

还需要说明的是，在本说明书中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的状况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本申请。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本申请的精神或范围的情况下，在其他实施例中实现。因此，本申请将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (8)

1.一种跨时钟同步电路，其特征在于，包括：

输入控制捕获模块，用于获取第一时钟域对应的控制信号，将所述控制信号的脉冲宽度扩展到预设宽度，得到待同步控制信号；

输入数据锁存模块，用于获取所述第一时钟域对应的数据信号并锁存；

同步模块，用于对所述待同步控制信号进行跨时钟域同步得到同步控制信号；

输出控制触发模块，用于根据所述同步控制信号输出第二时钟域对应的控制信号；

输出数据捕获模块，用于当接收到所述第二时钟域对应的控制信号时，获取所述输入数据锁存模块输出的数据信号。

2.根据权利要求1所述的跨时钟同步电路，其特征在于，所述输入控制捕获模块包括第一寄存器和第一异或单元，其中，所述第一寄存器的输入端与所述第一异或单元的输出端连接，所述第一异或单元的第一输入端接入所述第一时钟域对应的控制信号，所述第一异或单元的第二输入端与所述第一寄存器的输出端连接。

3.根据权利要求1所述的跨时钟同步电路，其特征在于，所述输入数据锁存模块包括第一数据寄存器，所述输出数据捕获模块包括第二数据寄存器；

所述第一数据寄存器的输入端接入所述第一时钟域对应的数据信号，所述第一数据寄存器的输出端与所述第二数据寄存器的输入端连接，所述第二数据寄存器的时钟端接入所述第二时钟域对应的控制信号。

4.根据权利要求1所述的跨时钟同步电路，其特征在于，所述同步模块包括第二寄存器和第三寄存器；

所述第二寄存器的输入端接入所述待同步控制信号，所述第二寄存器的输出端与所述第三寄存器的输入端连接，所述第三寄存器的输出端与所述输出控制触发模块连接。

5.根据权利要求1所述的跨时钟同步电路，其特征在于，所述输出控制触发模块包括第四寄存器和第二异或单元；

所述第四寄存器的输入端分别与所述同步模块的输出端及所述第二异或单元的第一输入端连接，所述第四寄存器的输出端与所述第二异或单元的第二输入端连接，所述第二异或单元的输出端与所述输出数据捕获模块连接。

6.根据权利要求2-5任意一项所述的跨时钟同步电路，其特征在于，该跨时钟同步电路还包括：

缓冲模块，用于存储所述第一时钟域对应的所有控制信号和所有数据信号；

反馈模块，控制所述缓冲模块按预设规则向输入控制捕获模块输出所述第一时钟域对应的每一所述控制信号。

7.根据权利要求6所述的跨时钟同步电路，其特征在于，所述反馈模块包括第五寄存器、第六寄存器、第七寄存器、逻辑非单元、逻辑与单元及状态机；

所述状态机分别与所述第一寄存器的输出端及所述逻辑与单元的输出端连接，所述第五寄存器的输出端通过逻辑非单元与所述逻辑与单元的第一输入端连接，所述第五寄存器的输入端分别与所述逻辑与单元的第二输入端及所述第六寄存器的输出端连接，所述第六寄存器的输入端与所述第七寄存器的输出端连接，所述第七寄存器的输入端与所述输出控制触发模块的输出端连接。

8.一种SoC系统，其特征在于，包括如权利要求1-7任意一项所述的跨时钟同步电路。

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