CN117595841A - 跨时钟域脉冲同步电路、芯片及计算机设备 - Google Patents

Abstract

本发明公开了一种跨时钟域脉冲同步电路、芯片及计算机设备，该电路中脉冲捕获电路响应于源时钟域提供的第一异步脉冲，通过第一逻辑电路向脉冲同步电路输出第一复位信号；脉冲同步电路响应于第一复位信号通过第二逻辑电路向脉冲捕获电路输出第二复位信号。脉冲捕获电路还响应于第二复位信号通过第一逻辑电路向脉冲同步电路输出第一复位解除信号；脉冲同步电路还响应于第一复位解除信号输出同步脉冲。由此实现将不同时钟域的信号做同步处理，避免亚稳态的问题。且由于脉冲捕获电路的时钟端与源时钟域的输出端连接，因此脉冲捕获电路可以快速响应于源时钟域提供的第一异步脉冲，提高了第一异步脉冲的同步速度。

Description

跨时钟域脉冲同步电路、芯片及计算机设备

技术领域

本申请涉及计算机领域，具体涉及一种跨时钟域脉冲同步电路、芯片及计算机设备。

背景技术

数字信号在不同时钟域之间传输时，若直接在目的时钟域采样源时钟域的信号，可能会由于无法满足寄存器的建立时间和保持时间，导致出现亚稳态的问题。

发明内容

本发明旨在至少在一定程度上解决相关技术中的技术问题之一。为此，本发明的一个目的在于提出一种跨时钟域脉冲同步电路，可以实现将不同时钟域之间传输的信号做同步处理，避免亚稳态的问题。

根据本发明实施例的一种跨时钟域脉冲同步电路，跨时钟域脉冲同步电路包括：脉冲捕获电路、源时钟域、第一逻辑电路和目的时钟域；目的时钟域包括：脉冲同步电路和第二逻辑电路；

脉冲捕获电路的时钟端与源时钟域的输出端连接，用于在第一脉冲同步阶段，响应于源时钟域提供的第一异步脉冲，通过第一逻辑电路向脉冲同步电路输出第一复位信号；

脉冲同步电路用于响应于第一复位信号通过第二逻辑电路向脉冲捕获电路输出第二复位信号；

脉冲捕获电路还用于在第一脉冲同步阶段，响应于第二复位信号，通过第一逻辑电路向脉冲同步电路输出第一复位解除信号；

脉冲同步电路还用于响应于第一复位解除信号，在目标时长后输出同步脉冲，并通过第二逻辑电路向脉冲捕获电路输出第二复位解除信号。

在本发明一些实施例中，脉冲捕获电路包括：第一寄存器和第二寄存器；

第一寄存器的输入端与第一电源端连接，第一寄存器的输出端与第一逻辑电路的第一输入端连接，第一寄存器的时钟端与源时钟域的输出端连接，第一寄存器的复位端与第二逻辑电路的输出端连接，用于在第一脉冲同步阶段，响应于第一异步脉冲向第一逻辑电路输出第一电源端提供的第一有效电平信号，以及响应于第二复位信号，向第一逻辑电路输出第一无效电平信号；

第二寄存器的输入端与接地端连接，第二寄存器的输出端与第一逻辑电路的第二输入端连接，第二寄存器的时钟端与源时钟域的输出端连接，用于在第一脉冲同步阶段，向第一逻辑电路输出接地端提供的第一无效电平信号；

第一逻辑电路的输出端与脉冲同步电路的复位端连接，用于响应于第一有效电平信号，向脉冲同步电路输出第一复位信号，以及响应于两个第一无效电平信号，向脉冲同步电路输出第一复位解除信号。

在本发明一些实施例中，第一逻辑电路包括第一逻辑或器件；

第一逻辑或器件的第一输入端与第一寄存器的输出端连接，第一逻辑或器件的第二输入端与第二寄存器的输出端连接，第一逻辑或器件的输出端与脉冲同步电路的复位端连接。

在本发明一些实施例中，第二逻辑电路包括：第二逻辑或器件和逻辑与器件；跨时钟域脉冲同步电路还包括：全局复位端；

其中，脉冲同步电路的输出端与第二逻辑或器件的输入端连接，用于响应于第一复位信号向第二逻辑或器件输出第二有效电平信号，以及响应于第一复位解除信号，向第二逻辑或器件输出第二无效电平信号；

全局复位端与逻辑与器件的第一输入端连接，用于在第一脉冲同步阶段，向逻辑与器件输出第二无效电平信号；

逻辑与器件的第二输入端与第二逻辑或器件的输出端连接，逻辑与器件的输出端与第一寄存器的复位端连接。

在本发明一些实施例中，脉冲同步电路包括：依次级联的第三寄存器、第四寄存器和第五寄存器；目的时钟域还包括目的时钟端；

其中，第三寄存器、第四寄存器和第五寄存器中每个寄存器的复位端均与第一逻辑电路的输出端连接，每个寄存器的时钟端与目的时钟端连接，第三寄存器的输入端与第二电源端连接，每个第三寄存器的输出端分别与第二逻辑或器件的输入端和第四寄存器的输入端连接，第四寄存器的输出端分别与第五寄存器的输入端和第二逻辑或器件的输入端连接，第五寄存器的输出端与第二逻辑或器件的输入端连接；

每个寄存器，用于响应于第一复位信号向第二逻辑或器件输出第二有效电平信号；

第三寄存器，还用于响应于第一复位解除信号向第二逻辑或器件和第四寄存器输出第二电源端提供的第二无效电平信号；

第四寄存器，还用于响应于第一复位解除信号向第二逻辑或器件和第五寄存器输出第三寄存器提供的第二无效电平信号；

第五寄存器，还用于响应于第一复位解除信号向第二逻辑或器件输出第四寄存器提供的第二无效电平信号。

在本发明一些实施例中，脉冲同步电路还包括：第三逻辑电路；

第三逻辑电路的输入端与第四寄存器的输出端和第五寄存器的输出端连接，用于响应于第四寄存器传输的信号和第五寄存器传输的信号输出同步脉冲。

在本发明一些实施例中，第三逻辑电路包括逻辑异或器件。

在本发明一些实施例中，全局复位端还与第二寄存器的置位端连接，用于在，响应于全局复位信号，向逻辑与器件和第二寄存器的置位端输出第二有效电平信号，以及响应于全局复位解除信号，向逻辑与器件和第二寄存器的置位端输出第二无效电平信号；

第一寄存器，还用于在第二脉冲同步阶段，响应于逻辑与器件输出的第二有效电平信号，向第一逻辑或器件输出第一无效电平信号；

第二寄存器，还用于响应于全局复位端输出的第二有效电平信号，向第一逻辑或器件输出第一有效电平信号，以及在第二脉冲同步阶段，响应于所述全局复位端输出的第二无效电平信号和所述源时钟域提供的第二异步脉冲，向所述第一逻辑电路输出所述接地端提供的第一无效电平信号。

根据本发明实施例的一种芯片，包括上述的跨时钟域脉冲同步电路。

根据本发明实施例的一种计算机设备，包括上述的芯片。

综上所述，本发明实施例提供了一种跨时钟域脉冲同步电路，跨时钟域脉冲同步电路中的脉冲捕获电路用于响应于源时钟域提供的第一异步脉冲，通过第一逻辑电路向脉冲同步电路输出第一复位信号；脉冲同步电路用于响应于第一复位信号通过第二逻辑电路向脉冲捕获电路输出第二复位信号；脉冲捕获电路还用于响应于第二复位信号，通过第一逻辑电路向脉冲同步电路输出第一复位解除信号；脉冲同步电路还用于响应于第一复位解除信号，在目标时长后输出同步脉冲，并通过第二逻辑电路向脉冲捕获电路输出第二复位解除信号，由此实现不同时钟域之间传输的信号做同步处理，避免亚稳态的问题。

由于脉冲捕获电路的时钟端与源时钟域的输出端连接，因此脉冲捕获电路可以快速响应于源时钟域提供的第一异步脉冲，由此能够有效提高了第一异步脉冲的同步速度，特别是在源时钟频率较低时，提升效果更为显著。且能够避免因为源时钟域的寄存器复位导致不期望的同步脉冲输出的问题，有效确保第一异步脉冲实现同步。

本发明附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。

附图说明

图1是本发明实施例提供的一种芯片的结构图；

图2是本发明实施例提供的一种跨时钟域脉冲同步电路的结构图；

图3是本发明实施例提供的一种跨时钟域脉冲同步的时序图。

具体实施方式

下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，旨在用于解释本发明，而不能理解为对本发明的限制。

在芯片工作时，各个功能电路模块根据其自身工作需求，往往具备不同的工作时钟频率。有的功能电路模块工作时钟频率需要超过100兆赫兹（MHz），如通信接口；而有的功能电路模块工作频率很低，如实时时钟(real_time clock，RTC)电路、看门狗等。在芯片工作过程中，各个功能电路模块之间需要互相传递信息，即信号会在不同时钟域之间传递。当信号跨时钟域传递时，直接在目的时钟域采样源时钟域的信号，可能会由于无法满足寄存器的建立时间和保持时间，从而出现亚稳态的问题。

本发明实施例提供了一种计算机设备，该计算机设备可以包括芯片，如图1所示，该芯片1000可以包括跨时钟域脉冲同步电路100。

跨时钟域脉冲同步电路100包括脉冲捕获电路10、源时钟域20、第一逻辑电路30和目的时钟域40。目的时钟域40包括脉冲同步电路41和第二逻辑电路42。

如图1所示，脉冲捕获电路10的时钟端CLK与源时钟域20的输出端连接，用于在第一脉冲同步阶段，响应于源时钟域20提供的第一异步脉冲，通过第一逻辑电路30向脉冲同步电路41输出第一复位信号。该第一复位信号可以是高电平信号，该高电平信号可以是1。

脉冲同步电路41用于响应于第一复位信号通过第二逻辑电路42向脉冲捕获电路10输出第二复位信号。

可选的，脉冲同步电路41可以响应于第一复位信号处于复位状态，由此通过第二逻辑电路42向脉冲捕获电路10输出第二复位信号。该第二复位信号可以是低电平信号，该低电平信号可以是0。

脉冲捕获电路10还用于在第一脉冲同步阶段，响应于第二复位信号，通过第一逻辑电路30向脉冲同步电路41输出第一复位解除信号。

可以理解的是，在脉冲同步电路41处于复位状态的过程中，脉冲同步电路41输出的第二复位信号会反馈至脉冲捕获电路10，脉冲捕获电路10可以响应于第二复位信号，通过第一逻辑电路30向脉冲同步电路41输出第一复位解除信号，由此实现清除捕获到的第一异步脉冲。其中，第一复位解除信号可以是低电平信号。

脉冲同步电路41还用于响应于第一复位解除信号，在目标时长后输出同步脉冲，并通过第二逻辑电路42向脉冲捕获电路10输出第二复位解除信号。

脉冲同步电路41在输出同步脉冲后，通过第二逻辑电路42向脉冲捕获电路10输出第二复位解除信号，使得脉冲捕获电路10再次接收到源时钟域20提供的第一异步脉冲后，响应于该第一异步脉冲，通过第一逻辑电路30向脉冲同步电路41输出第一复位信号。第二复位解除信号可以是高电平信号。

综上所述，本发明实施例提供了一种跨时钟域脉冲同步电路，跨时钟域脉冲同步电路中的脉冲捕获电路用于在第一脉冲同步阶段，响应于源时钟域提供的第一异步脉冲，通过第一逻辑电路向脉冲同步电路输出第一复位信号；脉冲同步电路用于响应于第一复位信号通过第二逻辑电路向脉冲捕获电路输出第二复位信号。脉冲捕获电路还用于在第一脉冲同步阶段，响应于第二复位信号，通过第一逻辑电路向脉冲同步电路输出第一复位解除信号；脉冲同步电路还用于响应于第一复位解除信号，在目标时长后输出同步脉冲，并通过第二逻辑电路向脉冲捕获电路输出第二复位解除信号，由此实现将不同时钟域之间传输的信号做同步处理，避免亚稳态的问题。

由于脉冲捕获电路的时钟端与源时钟域的输出端连接，因此脉冲捕获电路可以快速响应于源时钟域提供的第一异步脉冲，由此能够有效提高了第一异步脉冲的同步速度，特别是在源时钟频率较低时，提升效果更为显著。且能够避免因为源时钟域的寄存器复位导致不期望的同步脉冲输出的问题，有效确保第一异步脉冲实现同步。

在本发明的一些实施例中，参考图2，脉冲捕获电路10可以包括第一寄存器11和第二寄存器12。

第一寄存器11的输入端D与第一电源端VDD1连接，第一寄存器11的输出端Q与第一逻辑电路30的第一输入端连接，第一寄存器11的时钟端CLK与源时钟域20的输出端连接，第一寄存器11的复位端RS与第二逻辑电路42的输出端连接，用于在第一脉冲同步阶段，响应于第一异步脉冲向第一逻辑电路30输出第一电源端VDD1提供的第一有效电平信号，以及响应于第二复位信号，向第一逻辑电路30输出第一无效电平信号。该第一有效电平信号可以为高电平信号，第一无效电平信号可以为低电平信号。

可以理解的是，第一寄存器11可以响应于第二复位信号进入复位状态，进而向第一逻辑电路30输出第一无效电平信号。

第二寄存器12的输入端D与接地端GND连接，第二寄存器12的输出端Q与第一逻辑电路30的第二输入端连接，第二寄存器12的时钟端CLK与源时钟域20的输出端连接，用于在第一脉冲同步阶段，向第一逻辑电路30输出接地端GND提供的第一无效电平信号。

第二寄存器12在第一脉冲同步阶段，固定向第一逻辑电路30输出接地端GND提供的第一无效电平信号。即不管源时钟域20是否输出第一异步脉冲，第二寄存器12固定向第一逻辑电路30输出接地端GND提供的第一无效电平信号。

第一逻辑电路30的输出端与脉冲同步电路41的复位端连接，用于响应于第一有效电平信号，向脉冲同步电路41输出第一复位信号，以及响应于两个第一无效电平信号，向脉冲同步电路41输出第一复位解除信号。

在本发明实施例中，第一寄存器11还用于在第一脉冲同步阶段，响应于第二复位解除信号退出复位状态，由此使得第一寄存器11再次接收到源时钟域20提供的第一异步脉冲后，可以响应于该第一异步脉冲向第一逻辑电路30输出第一电源端VDD1提供的第一有效电平信号。

在本发明的一些实施例中，参考图2，第一逻辑电路30可以包括第一逻辑或器件31。

第一逻辑或器件31的第一输入端与第一寄存器11的输出端Q连接，第一逻辑或器件31的第二输入端与第二寄存器12的输出端Q连接，第一逻辑或器件31的输出端与脉冲同步电路41的复位端连接。

第一逻辑或器件31可以响应于第一寄存器11提供的第一有效电平信号和第二寄存器12提供的第一无效电平信号，通过或运算，向脉冲同步电路41输出第一复位信号。响应于第一寄存器11提供的第一无效电平信号和第二寄存器12提供的第一无效电平信号，通过或运算，向脉冲同步电路41输出第一复位解除信号。

在本发明的一些实施例中，参考图2，第二逻辑电路42可以包括：第二逻辑或器件421和逻辑与器件422，跨时钟域脉冲同步电路100还可以包括全局复位端rst_n。

脉冲同步电路41的输出端与第二逻辑或器件421的输入端连接，用于响应于第一复位信号向第二逻辑或器件421输出第二有效电平信号，以及响应于第一复位解除信号，向第二逻辑或器件421输出第二无效电平信号。该第二有效电平信号可以为低电平信号，第二无效电平信号可以为高电平信号。

全局复位端rst_n与逻辑与器件422的第一输入端连接，用于在第一脉冲同步阶段，向逻辑与器件422输出第二无效电平信号。

逻辑与器件422的第二输入端与第二逻辑或器件421的输出端连接，逻辑与器件422的输出端与第一寄存器11的复位端RS连接，用于响应于两个第二无效电平信号，向第一寄存器11的复位端RS输出第二复位解除信号，以及响应于第二有效电平信号，向第一寄存器11的复位端RS输出第二复位信号。

在本发明的一些实施例中，参考图2，脉冲同步电路41可以包括依次级联的第三寄存器411、第四寄存器412和第五寄存器413。目的时钟域40还可以包括目的时钟端43。

其中，第三寄存器411、第四寄存器412和第五寄存器413中每个寄存器的复位端RS均与第一逻辑电路30（如第一逻辑或器件31）的输出端连接，每个寄存器的时钟端CLK与目的时钟端43连接，第三寄存器411的输入端D与第二电源端VDD2连接，第三寄存器411的输出端分别与第二逻辑或器件421的输入端和第四寄存器412的输入端连接，第四寄存器412的输出端分别与第五寄存器413的输入端和第二逻辑或器件421的输入端连接，第五寄存器413的输出端与第二逻辑或器件421的输入端连接。

其中，每个寄存器，用于响应于第一复位信号向第二逻辑或器件421输出第二有效电平信号。

第三寄存器411，还用于响应于第一复位解除信号向第二逻辑或器件421和第四寄存器412输出第二电源端VDD2提供的第二无效电平信号；

第四寄存器412，还用于响应于第一复位解除信号向第二逻辑或器件421和第五寄存器413输出所述第三寄存器411提供的第二无效电平信号；

第五寄存器413，还用于响应于第一复位解除信号向第二逻辑或器件421输出第四寄存器412提供的第二无效电平信号。

可以理解，第三寄存器411、第四寄存器412和第五寄存器413响应于第一复位信号进入复位状态，并在进入复位状态后向第二逻辑或器件421输出第二有效电平信号。

在本发明的一些实施例中，参考图2，脉冲同步电路41还可以包括：第三逻辑电路414。

第三逻辑电路414的输入端分别与第四寄存器412的输出端和第五寄存器413的输出端连接，用于响应于第四寄存器412传输的信号和第五寄存器413传输的信号输出同步脉冲。

在本发明的一些实施例中，参考图2，第三逻辑电路414可以包括逻辑异或器件4141。

可以理解，第三寄存器411、第四寄存器412和第五寄存器413响应于第一复位解除信号，退出复位状态，并依次输出第二无效电平信号。在第四寄存器412开始向逻辑异或器件4141输出第二无效电平信号时，逻辑异或器件4141输出第二无效电平信号（即输出同步脉冲），并在第五寄存器413开始输出第二无效电平电平信号时，逻辑异或器件4141输出第二有效电平信号（即停止输出同步脉冲）。其中，目标时长可以是从接收到第一复位解除信号至第四寄存器412开始输出第二无效电平信号的时长。

在本发明的一些实施例中，参考图2，全局复位端rst_n还与第二寄存器12的置位端SET连接，用于响应于全局复位信号，向逻辑与器件422和第二寄存器12的置位端SET输出第二有效电平信号，以及响应于全局复位解除信号，向逻辑与器件422和第二寄存器12的置位端SET输出第二有效电平信号。

第一寄存器11，还用于在第二脉冲同步阶段，响应于逻辑与器件422输出的第二有效电平信号，向第一逻辑或器件31输出第一无效电平信号。

在第二脉冲同步阶段，全局复位端rst_n向逻辑与器件422输出第二有效电平信号后，逻辑与器件422向第一寄存器11的复位端RS输出第二有效电平信号（即第二复位信号），由此使得第一寄存器11进入复位状态。该第一寄存器11进入复位状态后，向第一逻辑或器件31输出第一无效电平信号。

第二寄存器12，还用于响应于全局复位端rst_n输出的第二有效电平信号，向第一逻辑电路30（如第一逻辑或器件31）输出第一有效电平信号，以及在第二脉冲同步阶段，响应于全局复位端rst_n提供的第二无效电平信号和源时钟域20提供的第二异步脉冲，向第一逻辑电路30（如第一逻辑或器件31）输出第一无效电平信号。

第二寄存器12在第二脉冲同步阶段，响应于全局复位端rst_n输出的第二有效电平信号进入置位状态，由此向第一逻辑电路30（如第一逻辑或器件31）输出第一有效电平信号。响应于全局复位端rst_n输出的第二无效电平信号退出置位状态，由此可以响应于第二异步脉冲信号，向第一逻辑电路30（如第一逻辑或器件31）输出第一无效电平信号。

由此第一逻辑或器件31可以响应于两个第一无效电平信号，向第三寄存器411的复位端RS、第四寄存器412的复位端RS和第五寄存器413的复位端RS输出第一复位解除信号，以使得第三寄存器411、第四寄存器412和第五寄存器413响应于第一复位解除信号，退出复位状态，并通过第二逻辑或器件421，以及逻辑与器件422向第一寄存器11的复位端RS输出第二有效电平信号（即第二复位解除信号），以使得第一寄存器11退出复位状态，并响应于第二异步脉冲输出第一电源端VDD1提供的有效电平信号。

之后，第一寄存器11和第二寄存器12均处于第一脉冲同步阶段，且该第一脉冲同步阶段的次数与接收到的第一异步脉冲的个数相同。

图3是本发明实施例提供的一种跨时钟域脉冲同步的时序图，参考图2和图3，以第一有效电平信号为高电平信号，第一无效电平信号为低电平信号，第二有效电平信号为低电平信号，第二无效电平信号为高电平信号为例，在第二脉冲同步阶段T2，全局复位端rst_n响应于全局复位信号向逻辑与器件422输出低电平信号。进而逻辑与器件422向第一寄存器11的复位端RS输出低电平信号，以使第一寄存器11进入复位状态，且第一寄存器11的输出端Q向第一逻辑或器件31的第一输入端输出低电平信号。

全局复位端rst_n响应于全局复位信号向第二寄存器12的置位端SET输出低电平信号，以使第二寄存器12进入置位状态，且第二寄存器12的输出端Q向第一逻辑或器件31的第二输入端输出高电平信号。

第二寄存器12的输出端Q输出的高电平信号使第一逻辑或器件31向后级的脉冲同步电路41的复位端（即第三寄存器411的复位端RS，第四寄存器412的复位端RS和第五寄存器413的复位端RS）输出高电平信号，由此第三寄存器411至第五寄存器413进入复位状态，并向第二逻辑或器件421输出低电平信号。

之后，全局复位端rst_n响应于全局复位解除信号，向逻辑与器件422输出高电平信号，由于第三寄存器411至第五寄存器413仍处于复位状态，因此第二逻辑或器件421仍向逻辑与器件422输出低电平信号，相应的逻辑与器件422向第一寄存器11的复位端RS输出低电平信号，因此第一寄存器11仍处于复位状态。

全局复位端rst_n响应于全局复位解除信号，向第二寄存器12的置位端SET输出高电平信号，以使第二寄存器12退出置位状态，且在源时钟域20的输出端输出第一次异步脉冲（即第二异步脉冲）时，第二寄存器12的输出端Q输出接地端GND提供的低电平信号（即第二寄存器12的输出端Q所输出的信号由高电平信号跳变为低电平信号），此时第一寄存器11仍保持在复位状态，即第一寄存器11的输出端Q仍输出低电平信号。

之后，第一逻辑或器件31响应于两个低电平信号，向第三寄存器411的复位端RS，第四寄存器412的复位端RS和第五寄存器413的复位端RS输出低电平信号（即第一复位解除信号），并经过三个目的时钟脉冲后，第三寄存器411的输出端Q，第四寄存器412的输出端Q和第五寄存器413的输出端Q均输出高电平信号。

在第四寄存器412的输出端Q开始输出高电平信号，以及第五寄存器413的输出端Q开始输出高电平信号之间的时长内，逻辑异或器件4141输出同步脉冲。

并且，在第三寄存器411的输出端Q开始高电平信号后，第二逻辑或器件421向逻辑与器件422输出高电平信号，由此逻辑与器件422向第一寄存器11的复位端RS输入高电平信号，使得第一寄存器11退出复位状态。

之后，在第一脉冲同步阶段T1，源时钟域20的输出端输出第N次异步脉冲（即第一异步脉冲）时，N为大于等于2的整数，第一寄存器11的输出端Q向第一逻辑或器件31输出第一电源端VDD1提供的高电平信号，第一逻辑或器件31在第一寄存器11输出的高电平信号，以及第二寄存器12输出的低电平信号的控制下，向脉冲同步电路41的复位端（即第三寄存器411的复位端RS，第四寄存器412的复位端RS和第五寄存器413的复位端RS）输出高电平信号（即第一复位信号）。

第三寄存器411的复位端RS、第四寄存器412的复位端RS和第五寄存器413的复位端RS在接收到高电平信号后进入复位状态，且第三寄存器411的输出端Q向第二逻辑或器件421输出低电平信号，第四寄存器412的输出端Q向第二逻辑或器件421输出低电平信号，第五寄存器413的输出端Q向第二逻辑或器件421输出低电平信号。第二逻辑或器件421向逻辑与器件422输出低电平信号。进而逻辑与器件422向第一寄存器11的复位端RS输出低电平信号，第一寄存器11再次进入复位状态。

在本发明实施例中，源时钟域通过向脉冲捕获电路的时钟端发送异步脉冲（即第一异步脉冲或者第二异步脉冲）后，使得脉冲捕获电路可以立即捕获到异步脉冲，并发送至脉冲同步电路，由此能够有效提高异步脉冲的同步速度。且能够避免因为源时钟域的寄存器复位导致不期望的同步脉冲输出的问题，有效确保异步脉冲实现同步。

脉冲同步电路常用于不同时钟域之间的脉冲信号交互，以防止亚稳态问题的出现，进而导致后级电路工作错误。本发明旨在提出一种安全快速的跨时钟域脉冲同步方法和硬件电路。源时钟域的脉冲一旦产生，就能够被目的时钟域的寄存器检测到，能够避免同步出错。相比于其他通过寄存器打拍实现同步的方式，本发明所提出的方法具有更快的脉冲检测速度。

本发明所提出的同步方法，通过异步复位同步释放的方式实现跨时钟域脉冲同步。包括用于捕获异步脉冲输入的并行寄存器，和用来产生同步脉冲输出的串行寄存器。将异步脉冲输入作为两个并行寄存器的时钟输入，以此来捕获有效的异步脉冲输入。两个并行寄存器的输出，作为三级串行寄存器的复位。任一并行寄存器输出有效时，就会复位串行寄存器。同时在串行寄存器被复位时，它们的输出也会反馈到并行寄存器的复位端，清除捕获到的异步脉冲。

综上所述，本发明实施例提供了一种跨时钟域脉冲同步电路，跨时钟域脉冲同步电路中的脉冲捕获电路用于响应于源时钟域提供的异步脉冲，通过第一逻辑电路向脉冲同步电路输出第一复位信号；脉冲同步电路用于响应于第一复位信号通过第二逻辑电路向脉冲捕获电路输出第二复位信号；脉冲捕获电路还用于响应于第二复位信号，通过第一逻辑电路向脉冲同步电路输出第一复位解除信号；脉冲同步电路还用于响应于第一复位解除信号，在目标时长后输出同步脉冲，并通过第二逻辑电路向脉冲捕获电路输出第二复位解除信号，由此实现不同时钟域之间传输的信号做同步处理，避免亚稳态的问题。

由于脉冲捕获电路的时钟端与源时钟域的输出端连接，因此脉冲捕获电路可以快速响应于源时钟域提供的异步脉冲，由此能够有效提高异步脉冲的同步速度，特别是在源时钟频率较低时，提升效果更为显著。且能够避免因为源时钟域的寄存器复位导致不期望的同步脉冲输出的问题，有效确保异步脉冲实现同步。

相较于相关技术中，源时钟域需要将异步脉冲扩展成电平后，才能被脉冲捕获电路捕获，并通过寄存器打拍实现同步的方式，本发明提出的一种安全快速的跨时钟域脉冲同步电路，源时钟域的异步脉冲一旦产生，就能够被脉冲捕获电路快速捕获，并在目的时钟域采用异步复位同步释放的机制输出同步后的脉冲，可以有效避免同步速度低、同步可能失败、以及在目的时钟域误产生脉冲等问题。

需要说明的是，在流程图中表示或在此以其他方式描述的逻辑和/或步骤，例如，可以被认为是用于实现逻辑功能的可执行指令的定序列表，可以具体实现在任何计算机可读介质中，以供指令执行系统、装置或设备（如基于计算机的系统、包括处理器的系统或其他可以从指令执行系统、装置或设备取指令并执行指令的系统）使用，或结合这些指令执行系统、装置或设备而使用。就本说明书而言，“计算机可读介质”可以是任何可以包含、存储、通信、传播或传输程序以供指令执行系统、装置或设备或结合这些指令执行系统、装置或设备而使用的装置。计算机可读介质的更具体的示例（非穷尽性列表）包括以下：具有一个或多个布线的电连接部（电子 装置），便携式计算机盘盒（磁装置），随机存取存储器（RAM），只读存储器（ROM），可擦除可编辑只读存储器（EPROM或闪速存储器），光纤装置，以及便携式光盘只读存储器（CDROM）。另外，计算机可读介质甚至可以是可在其上打印所述程序的纸或其他合适的介质，因为可以例如通过对纸或其他介质进行光学扫描，接着进行编辑、解译或必要时以其他合适方式进行处理来以电子方式获得所述程序，然后将其存储在计算机存储器中。

应当理解，本发明的各部分可以用硬件、软件、固件或它们的组合来实现。在上述实施方式中，多个步骤或方法可以用存储在存储器中且由合适的指令执行系统执行的软件或固件来实现。例如，如果用硬件来实现，和在另一实施方式中一样，可用本领域公知的下列技术中的任一项或他们的组合来实现：具有用于对数据信号实现逻辑功能的逻辑门电路的离散逻辑电路，具有合适的组合逻辑门电路的专用集成电路，可编程门阵列（PGA），现场可编程门阵列（FPGA）等。

在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。

在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。

此外，本发明实施例中所使用的“第一”、“第二”等术语，仅用于描述目的，而不可以理解为指示或者暗示相对重要性，或者隐含指明本实施例中所指示的技术特征数量。由此，本发明实施例中限定有“第一”、“第二”等术语的特征，可以明确或者隐含地表示该实施例中包括至少一个该特征。在本发明的描述中，词语“多个”的含义是至少两个或者两个及以上，例如两个、三个、四个等，除非实施例中另有明确具体的限定。

在本发明中，除非实施例中另有明确的相关规定或者限定，否则实施例中出现的术语“安装”、“相连”、“连接”和“固定”等应做广义理解，例如，连接可以是固定连接，也可以是可拆卸连接，或成一体，可以理解的，也可以是机械连接、电连接等；当然，还可以是直接相连，或者通过中间媒介进行间接连接，或者可以是两个元件内部的连通，或者两个元件的相互作用关系。对于本领域的普通技术人员而言，能够根据具体的实施情况理解上述术语在本发明中的具体含义。

在本发明中，除非另有明确的规定和限定，第一特征在第二特征“上”或“下”可以是第一和第二特征直接接触，或第一和第二特征通过中间媒介间接接触。而且，第一特征在第二特征“之上”、“上方”和“上面”可是第一特征在第二特征正上方或斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”可以是第一特征在第二特征正下方或斜下方，或仅仅表示第一特征水平高度小于第二特征。

尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在本发明的范围内可以对上述实施例进行变化、修改、替换和变型。

Claims (10)

1.一种跨时钟域脉冲同步电路，其特征在于，所述跨时钟域脉冲同步电路包括：脉冲捕获电路、源时钟域、第一逻辑电路和目的时钟域；所述目的时钟域包括：脉冲同步电路和第二逻辑电路；

所述脉冲捕获电路的时钟端与所述源时钟域的输出端连接，用于在第一脉冲同步阶段，响应于所述源时钟域提供的第一异步脉冲，通过所述第一逻辑电路向所述脉冲同步电路输出第一复位信号；

所述脉冲同步电路用于响应于所述第一复位信号通过所述第二逻辑电路向所述脉冲捕获电路输出第二复位信号；

所述脉冲捕获电路还用于在所述第一脉冲同步阶段，响应于所述第二复位信号，通过所述第一逻辑电路向所述脉冲同步电路输出第一复位解除信号；

所述脉冲同步电路还用于响应于所述第一复位解除信号，在目标时长后输出同步脉冲，并通过所述第二逻辑电路向所述脉冲捕获电路输出第二复位解除信号。

2.根据权利要求1所述的跨时钟域脉冲同步电路，其特征在于，所述脉冲捕获电路包括：第一寄存器和第二寄存器；

所述第一寄存器的输入端与第一电源端连接，所述第一寄存器的输出端与所述第一逻辑电路的第一输入端连接，所述第一寄存器的时钟端与所述源时钟域的输出端连接，所述第一寄存器的复位端与所述第二逻辑电路的输出端连接，用于在所述第一脉冲同步阶段，响应于所述第一异步脉冲向所述第一逻辑电路输出所述第一电源端提供的第一有效电平信号，以及响应于所述第二复位信号，向所述第一逻辑电路输出第一无效电平信号；

所述第二寄存器的输入端与接地端连接，所述第二寄存器的输出端与所述第一逻辑电路的第二输入端连接，所述第二寄存器的时钟端与所述源时钟域的输出端连接，用于在所述第一脉冲同步阶段，向所述第一逻辑电路输出所述接地端提供的第一无效电平信号；

所述第一逻辑电路的输出端与所述脉冲同步电路的复位端连接，用于响应于所述第一有效电平信号，向所述脉冲同步电路输出所述第一复位信号，以及响应于两个所述第一无效电平信号，向所述脉冲同步电路输出所述第一复位解除信号。

3.根据权利要求2所述的跨时钟域脉冲同步电路，其特征在于，所述第一逻辑电路包括第一逻辑或器件；

所述第一逻辑或器件的第一输入端与所述第一寄存器的输出端连接，所述第一逻辑或器件的第二输入端与所述第二寄存器的输出端连接，所述第一逻辑或器件的输出端与所述脉冲同步电路的复位端连接。

4.根据权利要求3所述的跨时钟域脉冲同步电路，其特征在于，所述第二逻辑电路包括：第二逻辑或器件和逻辑与器件；所述跨时钟域脉冲同步电路还包括：全局复位端；

其中，所述脉冲同步电路的输出端与所述第二逻辑或器件的输入端连接，用于响应于所述第一复位信号向所述第二逻辑或器件输出第二有效电平信号，以及响应于所述第一复位解除信号，向所述第二逻辑或器件输出第二无效电平信号；

所述全局复位端与所述逻辑与器件的第一输入端连接，用于在所述第一脉冲同步阶段，向所述逻辑与器件输出所述第二无效电平信号；

所述逻辑与器件的第二输入端与所述第二逻辑或器件的输出端连接，所述逻辑与器件的输出端与所述第一寄存器的复位端连接。

5.根据权利要求4所述的跨时钟域脉冲同步电路，其特征在于，所述脉冲同步电路包括：依次级联的第三寄存器、第四寄存器和第五寄存器；所述目的时钟域还包括目的时钟端；

其中，所述第三寄存器、所述第四寄存器和所述第五寄存器中每个寄存器的复位端均与所述第一逻辑电路的输出端连接，每个所述寄存器的时钟端与所述目的时钟端连接，所述第三寄存器的输入端与第二电源端连接，所述第三寄存器的输出端分别与所述第二逻辑或器件的输入端和所述第四寄存器的输入端连接，所述第四寄存器的输出端分别与所述第五寄存器的输入端和所述第二逻辑或器件的输入端连接，所述第五寄存器的输出端与所述第二逻辑或器件的输入端连接；

每个所述寄存器，用于响应于所述第一复位信号向所述第二逻辑或器件输出所述第二有效电平信号；

所述第三寄存器，还用于响应于所述第一复位解除信号向所述第二逻辑或器件和所述第四寄存器输出所述第二电源端提供的第二无效电平信号；

所述第四寄存器，还用于响应于所述第一复位解除信号向所述第二逻辑或器件和所述第五寄存器输出所述第三寄存器提供的第二无效电平信号；

所述第五寄存器，还用于响应于所述第一复位解除信号向所述第二逻辑或器件输出所述第四寄存器提供的第二无效电平信号。

6.根据权利要求5所述的跨时钟域脉冲同步电路，其特征在于，所述脉冲同步电路还包括：第三逻辑电路；

所述第三逻辑电路的输入端与所述第四寄存器的输出端和所述第五寄存器的输出端连接，用于响应于所述第四寄存器传输的信号和所述第五寄存器传输的信号输出所述同步脉冲。

7.根据权利要求6所述的跨时钟域脉冲同步电路，其特征在于，所述第三逻辑电路包括逻辑异或器件。

8.根据权利要求5至7任一所述的跨时钟域脉冲同步电路，其特征在于，

所述全局复位端还与所述第二寄存器的置位端连接，用于响应于全局复位信号，向所述逻辑与器件和所述第二寄存器的置位端输出所述第二有效电平信号，以及响应于全局复位解除信号，向所述逻辑与器件和所述第二寄存器的置位端输出所述第二无效电平信号；

所述第一寄存器，还用于在第二脉冲同步阶段，响应于所述逻辑与器件输出的第二有效电平信号，向所述第一逻辑或器件输出所述第一无效电平信号；

所述第二寄存器，还用于响应于所述全局复位端输出的第二有效电平信号，向所述第一逻辑或器件输出所述第一有效电平信号，以及在所述第二脉冲同步阶段，响应于所述全局复位端输出的第二无效电平信号和所述源时钟域提供的第二异步脉冲，向所述第一逻辑电路输出所述接地端提供的第一无效电平信号。

9.一种芯片，其特征在于，包括权利要求1至8任一所述的跨时钟域脉冲同步电路。

10.一种计算机设备，其特征在于，包括权利要求9所述的芯片。