CN101299601A - 一种时钟切换电路 - Google Patents

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Abstract

本发明公开了一种时钟切换电路，包括复位控制逻辑与时钟切换逻辑两部分，通过复位与时钟切换功能的配合，消除时钟切换过程中产生的毛刺对电路的影响，整个电路逻辑简单，适用于ASIC设计中高速多时钟切换或低功耗应用。

Description

一种时钟切换电路
技术领域
本发明涉及包含门控时钟的时钟切换电路。
背景技术
本发明中涉及门控时钟技术及同步复位产生技术，通过与复位信号的配合消除时钟切换时毛刺对电路的影响，并且避免异步电路工作过程中亚稳态的传递。本发明适用于高速多时钟设计中时钟切换及低功耗设计场合。
发明内容
本发明旨在提出一种高速、安全，逻辑简单的时钟切换电路，所采用的技术方案是：在时钟切换过程中，产生复位信号，使时钟切换发生在复位过程中间，在切换前后留有足够裕量，从而消除切换带来的时钟毛刺对电路的影响。
附图说明
下面结合附图及具体实施例对本发明作进一步详细说明。
图1为切换复位产生电路逻辑框图；
图2为切换复位逻辑时序；
图3为时钟切换电路逻辑框图；
图4为时钟由clka切换至clkb时序；
图5为时钟由clkb切换至clka时序；
图6为本发明时钟切换电路的框图。
具体实施方式
参考图1为本发明的切换复位生成电路。其输入为时钟选择信号sel_in及待选择时钟之一clka，其输出为切换复位switch_rst及同步后时钟选择信号sel_out。由于sel_in为异步信号，通过寄存器R1、R2对sel_in进行同步以消除亚稳态。由寄存器R3、R4、R5、R6组成的反相延迟逻辑跟在R2输出级，将R3的输出与R6的输出进行异或(XOR1)；由于R3与R6相位差3个cycle，因此，当sel_in产生跳变时，XOR1的输出将产生3周期高脉冲，通过N1反相后与系统reset相与，得到3周期低电平的切换复位脉冲switch_rst作为后级电路的复位信号。
参考图1中将R4的输出经由R7延迟后得到同步时钟选择信号sel_out，注意到R7为正沿触发的寄存器，因此sel_out与sig_a相位差1.5周期，与sig_b相位差1.5周期；其结果就是，当sel_in跳变时，sel_out的跳变沿正好处于switch_rst低电平的中间位置。
参考图2为相关时序。
参考图3为切换时钟生成逻辑。前面切换复位的输出switch_rst、sel_out作为切换时钟生成逻辑的输入。首先待切换时钟同过sel_out的选择得到选择时钟clk_sel，由于sel_out及switch_rst是由clka产生，clkb与clka异步，因此切换过程中clk_sel可能产生毛刺；同时switch_rst与clk_sel存在recovery和removal的timing问题，容易导致系统处于不定态。为消除异步信号的影响，时钟生成逻辑对clk_sel进行处理。如参考图3所示，R1、R2、R3、R4、AND1组成正相同步逻辑，R5、R6、R7、R8、AND2组成反相同步逻辑；AND1与AND2的输出经AND3相与，在与clk_sel经AND4相与后得到切换时钟输出clk_out。从以上分析可看出，当switch_rst等于0时，AND3输出为0，clk_out为0；当switch_rst从0到1变化后，AND1、AND2将分别产生相位差半周期、宽度为4周期的低电平，即使R1~R8可能由于recovery及removal的原因存在不定态，但由于R1~R4为正沿触发，R5~R8为负沿触发，因此不定态不会同时出现，AND3将输出4.5周期低电平，且其由低至高变化是在clk_sel的低电平期间，因此，其结果clk_out将在切换期间稳定地输出低电平直至切换过程结束。
参考图4、参考图5为相关时序。
参考图6为本发明整个电路结构框图，其中sel为时钟选择信号，reset为系统全局复位，clka、clkb为输入待切换时钟信号，通过切换复位电路产生时钟选择同步信号sel_syn，以及切换复位信号switch_rst，用于控制切换时钟电路产生输出时钟clk_out。
本发明的核心在于在时钟切换过程中，自动产生复位信号，使切换过程发生在复位期间，消除切换瞬间毛刺的影响。从以上分析可看到，本方案逻辑简单，易于实现高速时钟切换功能。

Claims (10)

1、一种时钟切换电路，其特征在于：包括一组时钟切换电路和一组切换复位电路，整个电路包含两个输入时钟，一个全局复位信号，一个时钟选择信号，一个输出时钟和一个切换复位输出信号。
2、如权利要求1所述的一种时钟切换电路，其特征在于：所述一种时钟切换电路逻辑包括一个二输入时钟选择电路，一组正相clock gating信号产生逻辑，一组反相clock gating信号产生逻辑，一组clock gating逻辑。
3、如权利要求1所述的一种时钟切换电路，其特征在于：所述一组切换复位电路逻辑包括一组异步切换信号同步逻辑，一组切换信号反相延迟逻辑，一组切换信号同步输出逻辑以及一组切换复位生成逻辑。
4、如权利要求1所述的一种时钟切换电路，其特征在于：自动生成切换复位，时钟切换发生在复位期间，时钟切换前后均有1.5周期的复位时间裕量。
5、如权利要求1、3所述的切换复位逻辑，其特征在于：输入时钟切换信号与输入时钟可以完全异步，经由同步逻辑转为与当前时钟同步信号。
6、如权利要求1、3所述的切换复位逻辑，其特征在于：一组反相延迟逻辑位于同步逻辑之后，产生负沿跳变信号。
7、如权利要求1、3所述的切换复位逻辑，其特征在于：从反相延迟逻辑中间第2个寄存器输出，经正相时钟同步得到同步时钟切换信号。
8、如权利要求1、3所述的切换复位逻辑，其特征在于：所包含的切换复位生成逻辑包括：
一个二输入异或门，其输入为如权利要求6所描述的反相延迟逻辑中，第1个和第4个寄存器的输出，异或门后跟一个反相器，当输入时钟切换信号有跳变时，产生三周期低电平复位信号；反相器输出与系统复位信号相与，产生复位信号。
9、如权利要求1、2所述的时钟切换逻辑，其特征在于：其复位输入为经由权利要求8所述的切换复位生产逻辑得到的切换复位信号。
10、如权利要求2所述的时钟切换逻辑，其特征在于：在二输入时钟选择电路后，跟有clk同步gating逻辑，以消除recovery和removal对电路的影响，避免产生不定态。
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