CN103176504B - 一种多时钟切换电路 - Google Patents

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Abstract

本发明公开一种多时钟切换电路，包括：数字控制模块和时钟选择模块，所述数字控制模块通过控制信号控制所述时钟选择模块，从备选的时钟信号中选择出两个准备切换的时钟信号，其特征在于：该电路还包括，时钟切换模块，同步控制模块和门控模块；所述时钟选择模块将所述两个时钟信号送入所述时钟切换模块中；所述数字控制模块发出第一选择信号给所述时钟切换模块，所述时钟切换模块切换时钟信号输出第一目标时钟；所述第一目标时钟一路输入到所述同步控制模块的输入端，经所述同步控制模块处理由输出端输出到所述门控模块的一输入端，所述第一目标时钟的另一路直接输入到所述门控模块的另一输入端，从而通过所述同步控制模块和门控模块屏蔽切换期间时钟毛刺，并过一定的周期，由所述门控模块输出稳定的第二目标时钟。该切换电路简单，可简化数字的控制。

Description

一种多时钟切换电路
技术领域
本发明涉及一种简单的实现多时钟无毛刺的切换的切换电路。
背景技术
目前的大部分的SOC芯片由于应用领域的需要，存在使用多路时钟的情况。由于时钟的频率的差异，以及选择控制信号的非同步，很容易在切换的过程中造成信号的毛刺，以及时钟周期变小。这个不稳定的时钟切换会影响芯片的稳定性。
目前针对多时钟的切换，数字的常用方式，是采用多个时钟分别作同步控制时钟，这样实现起来比较复杂。
中国发明专利申请(CN：200710022265.1)涉及一中时钟切换电路，该专利申请的技术方案利用切换后的时钟同步实现的，采用的是输出时钟的上升沿定时，同时切换后的时钟需要增加做一个delay cell来避免切换的毛刺。
可见，目前相关专利比较多，不过控制实现略复杂些。
发明内容
本发明的目的是提供一种简单的实现多时钟无毛刺的切换的切换电路，该切换电路简单，可简化数字的控制。
本发明解决上述技术问题的技术方案如下：
一种多时钟切换电路，包括：数字控制模块和时钟选择模块，所述数字控制模块通过控制信号控制所述时钟选择模块，从备选的时钟信号中选择出两个准备切换的时钟信号，其特征在于：该电路还包括，时钟切换模块，同步控制模块和门控模块；所述时钟选择模块将所述两个时钟信号送入所述时钟切换模块中；所述数字控制模块发出第一选择信号给所述时钟切换模块，所述时钟切换模块切换时钟信号输出第一目标时钟；所述第一目标时钟一路输入到所述同步控制模块的输入端，经所述同步控制模块处理由输出端输出到所述门控模块的一输入端，所述第一目标时钟的另一路直接输入到所述门控模块的另一输入端，从而通过所述同步控制模块和门控模块屏蔽切换期间时钟毛刺，并过一定的周期，由所述门控模块输出稳定的第二目标时钟。
方案一中所述时钟选择模块包括一下降沿触发的第一D触发器，一或门，和一选择模块；所述两个时钟信号分别输入到所述选择模块的两个输入端，并且分别输入到所述或门的两个输入端；所述或门的输出端连接所述第一D触发器的CP端，所述第一选择信号输入到所述第一D触发器的D端，所述第一D触发器的Q端输出第二选择信号，所述第二选择信号输入所述选择模块的S端，所述选择模块的Y端输出所述第一目标时钟。
所述同步控制模块包括N个下降沿触发的D触发器和一异或非门；所述第一目标时钟分别输入到所述N个D触发器的CP端，所述第二选择信号输入到所述N个D触发器中的第一个D触发器的D端，并且输入到所述异或非门的一个输入端，所述N个D触发器中前一D触发器的Q端连接下一D触发器D端，所述N个D触发器中最后一个D触发器的Q端输出第N+1选择信号，该第N+1选择信号输入所述异或非门的另一个输入端；所述异或非门输出第N+2选择信号，其中，N为大于等于2的正整数。
所述门控模块包括一与门，所述第N+2选择信号和所述第一目标时钟输入到所述与门的输入端，所述与门的输出端输出所述稳定第二目标时钟。
方案二中所述时钟选择模块包括一下降沿触发的第一D触发器，一延迟单元电路，和一选择模块；所述两个时钟信号分别输入到所述选择模块的输入端；第一选择信号输入到所述第一D触发器的D端，所述第一D触发器的Q端输出所述第二选择信号；将所述第二择信号输入所述延迟单元电路的输入端，延迟后输出选择控制信号到所述选择模块的S端；所述选择模块的Y端输出所述第一目标时钟，所述第一目标时钟输入到所述第一D触发器的CP端。
所述同步控制模块包括N个下降沿触发的D触发器和一异或非门；所述第一目标时钟分别输入到所述N个D触发器的CP端，所述第二选择信号输入到所述N个D触发器中第一个D触发器的D端，并且输入所述异或非门的一个输入端；所述N个D触发器中前一D触发器的Q端连接下一D触发器D端，所述N个D触发器中最后一个D触发器的Q端输出第N+1选择信号，该第N+1选择信号输入所述异或非门的另一个输入端；所述异或非门输出第N+2选择信号，其中，N为大于等于2的正整数。
所述门控模块包括一与门，所述第N+2选择信号和所述第一目标时钟输入到所述与门的输入端，所述与门的输出端输出所述稳定第二目标时钟。
本发明的有益效果是：切换电路简单，可简化数字的控制。
附图说明
图1为本发明的时钟切换控制系统框图。
图2为时钟选择模块的电路。
图3为本发明具体实现的方式一。
图4是CKA向CKB切换过程中的各信号时序波形图。
图5是CKB向CKA切换过程中的各信号时序波形图。
图6为本发明具体实现的方式二。
图7为Delay Cell的实现电路方式。
图8为CKB向CKA切换的时序图。
图9为控制毛刺的切换的时序图。
图10为CKA向CKB切换的时序图。
具体实施方式
以下结合附图对本发明的原理和特征进行描述，所举实例只用于解释本发明，并非用于限定本发明的范围。
本发明通过采用组合逻辑实现多路时钟的无毛刺的切换。时钟切换控制系统框图如图1所示。数字控制模块通过SL0信号控制时钟选择模块，从备选的时钟信号(CK1～CKN)中选择出两个准备切换的信号CLKA和CLKB。再把这两个信号送入时钟切换模块和同步控制模块中。
数字控制模块发出切换信号SEL给时钟切换模块后，输出时钟CKC切换到目标时钟。在切换的过程中通过一个同步控制模块和门控模块来屏蔽切换期间可能的时钟毛刺，并过一定的周期，把切换后的稳定时钟输出。其中图1中虚线框中标记的区域就是时钟切换控制系统的主体部分。
其中，时钟选择模块的电路如图2所示。
图3是本发明的一种具体实现方式一。
电路中包含的器件：
DFF1、DFF2和DFF3都是下降沿触发的D触发器。
OR1是或门，XNOR是异或非门，AND1是与门。
MUX1是2选1的选择模块。
信号说明：
CKA、CKB是时钟选择模块输出的2路需要切换的时钟。
CKE是CKA和CKB通过一个或门(OR1)输出的时钟信号，给DFF1做同步时钟。
CKC是MUX1输出的直接切换的时钟，用于给DFF2和DFF3做同步时钟。
CKD是最终输出的时钟。
SEL1是SEL信号通过D触发器DFF1同步输出的信号，它是MUX1模块的选择控制信号；SEL1、SEL2和SEL3分别是SEL信号通过D触发器DFF1、DFF2和DFF3同步后输出的信号。
SEL3和SEL1信号做异或非处理后输出SEL4信号。
SEL4信号用于屏蔽CKC切换期间出现的毛刺。
SEL4信号和CKC信号通过一个与门AND1，最终输出CKD。
工作原理：
系统需要切换时钟，改变SEL信号，SEL信号输入到D触发器DFF1的D端。当CKE出现下降沿，SEL信号的变化传递到SEL1。由于CKE是CKA和CKB通过一个或门(OR1)输出的时钟信号，当CKE出现下降沿，即两个时钟同时出现低电平的重叠区域，这个时候切换SEL1信号，CKC的信号无论选择哪路时钟，都会一直保持为低电平，避免了毛刺。变化的SEL1信号控制MUX1切换了时钟，同时这个信号和SEL3做了异或非处理，输出SEL4信号(此时为0)控制门控模块AND1，使得CKD＝0。
变化的SEL1信号，通过CKC同步的串联的D触发器DFF1和DFF2，延迟两个CKC时钟周期输出到SEL3。在SEL3变化前，SEL3和SEL1信号的异或非的结果SEL4一直保持为低电平，所以SLE4信号一直控制AND1输出为低电平。
当SEL3信号延迟两个CKC信号和SEL1信号保持一致，SEL4输出变高。由于SEL3信号是CKC信号的下降沿跳变实现的，所以当SEL4为高电平时，CKC为低电平，避免的毛刺产生。
其中同步控制模块可以由两个或多个DFF来实现。
切换模块，OR1可以换成NOR(与非门)，DFF1可以换成上升沿触发的D触发器。
图4是CKA向CKB切换过程中的各信号时序波形图。
图5是CKB向CKA切换过程中的各信号时序波形图。
以图4为例介绍时序图。
如图4所示，CKA和CKB是2路不同的时钟输入信号。CKE为CKA和CKB通过或门输出的时钟信号。
CKC为直接切换输出的信号，CKD为最终输出的信号。
初始时钟选择信号SEL为1。
t0时刻，时钟选择信号SEL发生1到0的跳变，由于CKE的信号没有出现下降沿，所以SEL的变化没有传递到SEL1。
t1时刻，由于CKE信号出现下降沿，触发器DFF1输出SEL1由1跳变到0，CKC信号由CKA的时钟切换到CKB的时钟。由于该时刻两个时钟信号同处于0电平，所以CKC保持为0。
由于SEL3是通过CKC同步两个周期输出的结果，所以该时刻一直保持初始态，即一直为1。
同时由于SEL4是SEL3和SEL1异或非的结果，所以SEL4变为0。
而CKD是SEL4和CKC通过与门输出的结果，所以CKD保持0。
t2时刻，切换后的CKC信号输出第一个下降沿，触发器DFF2输出SEL2由1跳变到0，而由于SEL3一直保持为1，所以SEL4一致为0，同时CKD保持为0。
t3时刻，切换后CKC信号通输出第两个下降沿，触发器DFF3输出SEL3由1跳变到0，所以SEL4跳变为1。CKD可以正常输出CKC的信号。由于CKC当时处于0状态，所以CKD保持为0。
所以CKD在切换后经过两个多周期，正常输出切换后的时钟，切换期间没有毛刺出现。
图5同上。
图6是本发明的一种具体实现方式二。
这个电路和方式一中的电路的差别，在于DFF1也采用CKC信号来同步，同时SEL1信号通过一个Delay Cell电路把SEL1延迟一点后输出SEL10信号控制MUX1切换时钟。这样改动好处为了避免CKD输出毛刺。
电路原理与上述电路不同之处：
SEL信号跳变后，在CKC信号的下降沿，把跳变的信号输出到SEL1；同时变化后SEL1信号通过和保持SEL3信号做异或非操作，输出SEL4切换到0控制AND1，所以AND输出CKD一直保持为0。
接着SEL1信号通过一个Delay cell，延迟td时间输出变化的SEL10信号控制MUX1切换。切换时钟，CKC信号上出现毛刺也不会传递到输出CKD上。
其中Delay Cell的实现电路方式比较多。
如图7所示，可以采用偶数级INV串连实现，或用SEL4信号同步控制一个下降沿触发的D触发器DFF4，输出SEL10。
CKB向CKA切换的时序图如图8所示。
CKA向CKB切换的时序图如图10所示。
初始时钟选择信号SEL为1。
t0时刻，时钟选择信号SEL发生1到0的跳变，由于CKC的信号没有出现下降沿，所以SEL的变化没有传递到SEL1。
t1时刻，由于CKC信号出现下降沿，触发器DFF1输出SEL1由1跳变到0，由于该时刻两个时钟信号同处于0电平，所以CKC保持为0。
由于SEL3是通过CKC同步两个周期输出的结果，所以该时刻一直保持初始态，即一直为1。
同时由于SEL4是SEL3和SEL1异或非的结果，所以SEL4变为0。
而CKD是SEL4和CKC通过与门输出的结果，所以CKD保持0。
SEL1信号通过一个delay cell延迟td时间后输出SEL10信号控制时钟切换，这个时候可能会出现毛刺，不过由于CKD已经被SEL4控制，输出一直为0，具体见时序切换图9。
t2时刻，切换后的CKC信号输出第一个下降沿，触发器DFF2输出SEL2由1跳变到0，而由于SEL3一直保持为1，所以SEL4一致为0，同时CKD保持为0。
t3时刻，切换后CKC信号通输出第两个下降沿，触发器DFF3输出SEL3由1跳变到0，所以SEL4跳变为1。CKD可以正常输出CKC的信号。由于CKC当时处于0状态，所以CKD保持为0。
所以CKD在切换后经过两个多周期，正常输出切换后的时钟，切换期间没有毛刺出现。
以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (7)

1.一种多时钟切换电路，包括：数字控制模块和时钟选择模块，所述数字控制模块通过控制信号控制所述时钟选择模块，从备选的时钟信号中选择出两个准备切换的时钟信号，其特征在于：该电路还包括，时钟切换模块，同步控制模块和门控模块；所述时钟选择模块将所述两个时钟信号送入所述时钟切换模块中；所述数字控制模块发出第一选择信号给所述时钟切换模块，所述时钟切换模块切换时钟信号输出第一目标时钟；所述第一目标时钟一路输入到所述同步控制模块的输入端，经所述同步控制模块处理由输出端输出到所述门控模块的一输入端，所述第一目标时钟的另一路直接输入到所述门控模块的另一输入端，从而通过所述同步控制模块和门控模块屏蔽切换期间时钟毛刺，并过一定的周期，由所述门控模块输出稳定的第二目标时钟。
2.根据权利要求1所述的多时钟切换电路，其特征在于：所述时钟选择模块包括一下降沿触发的第一D触发器，一或门，和一选择模块；所述两个时钟信号分别输入到所述选择模块的两个输入端，并且分别输入到所述或门的两个输入端；所述或门的输出端连接所述第一D触发器的CP端，所述第一选择信号输入到所述第一D触发器的D端，所述第一D触发器的Q端输出第二选择信号，所述第二选择信号输入所述选择模块的S端，所述选择模块的Y端输出所述第一目标时钟。
3.根据权利要求2所述的多时钟切换电路，其特征在于：所述同步控制模块包括N个下降沿触发的D触发器和一异或非门；所述第一目标时钟分别输入到所述N个D触发器的CP端，所述第二选择信号输入到所述N个D触发器中的第一个D触发器的D端，并且输入到所述异或非门的一个输入端，所述N个D触发器中前一D触发器的Q端连接下一D触发器D端，所述N个D触发器中最后一个D触发器的Q端输出第N+1选择信号，该第N+1选择信号输入所述异或非门的另一个输入端；所述异或非门输出第N+2选择信号，其中，N为大于等于2的正整数。
4.根据权利要求3所述的多时钟切换电路，其特征在于：所述门控模块包括一与门，所述第N+2选择信号和所述第一目标时钟输入到所述与门的输入端，所述与门的输出端输出所述稳定第二目标时钟。
5.根据权利要求1所述的多时钟切换电路，其特征在于：所述时钟选择模块包括一下降沿触发的第一D触发器，一延迟单元电路和一选择模块；所述两个时钟信号分别输入到所述选择模块的输入端；第一选择信号输入到所述第一D触发器的D端，所述第一D触发器的Q端输出第二选择信号；将所述第二选择信号输入所述延迟单元电路的输入端，延迟后输出选择控制信号到所述选择模块的S端；所述选择模块的Y端输出所述第一目标时钟，所述第一目标时钟输入到所述第一D触发器的CP端。
6.根据权利要求5所述的多时钟切换电路，其特征在于：所述同步控制模块包括N个下降沿触发的D触发器和一异或非门；所述第一目标时钟分别输入到所述N个D触发器的CP端，所述第二选择信号输入到所述N个D触发器中第一个D触发器的D端，并且输入所述异或非门的一个输入端；所述N个D触发器中前一D触发器的Q端连接下一D触发器D端，所述N个D触发器中最后一个D触发器的Q端输出第N+1选择信号，该第N+1选择信号输入所述异或非门的另一个输入端；所述异或非门输出第N+2选择信号，其中，N为大于等于2的正整数。
7.根据权利要求6所述的多时钟切换电路，其特征在于：所述门控模块包括一与门，所述第N+2选择信号和所述第一目标时钟输入到所述与门的输入端，所述与门的输出端输出所述稳定第二目标时钟。
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