CN106603045A - 一种时钟传输切换与快速暂停/重启电路 - Google Patents

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石立志
杨兆青
廖春连
曲明
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范鹏飞
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    • H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
    • H03K5/15013—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs
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Abstract

本发明公开了一种时钟传输切换与快速暂停/重启电路，涉及集成电路领域。本发明在现有时钟信号扇出传输电路基础上增加暂停判决模块和传输控制模块，根据暂停判决模块输出的判决信号来正常输出时钟信号或者暂停输出时钟信号，增强了时钟传输过程中的可操控性，依靠对STOP信号的时序控制，可精确控制指定周期信号的传输与暂停，进而实现对传输数据的选择性接收，将无用信号置零；本发明在现有电路基础上增加差分驱动模块和时钟选择模块，时钟选择模块根据时钟选择信号选择差分协议的信号或者单端协议的时钟信号进行输出，扩大了一般时钟传输电路的应用范围，让芯片可以应用于传输各种单端/差分协议时钟信号的需求中。

Description

一种时钟传输切换与快速暂停/重启电路
技术领域
本发明涉及一种微电路结构，尤其涉及一种能实现多路时钟传输切换并完成快速暂停/重启功能的数据传输电路。
背景技术
时钟电路的应用非常广泛，几乎所有的电路都需要时钟。它的应用主要分为以下三个方面：
第一：在射频收发机中作为本地振荡器使用，接收通道中的本振时钟信号将高频的射频频谱搬移到低频频段，从而使后续的模拟基带电路能够处理；而在发送通道中的本地时钟信号能将低频的输入信号调制到射频频段，再通过功率放大器和天线发送出去，不仅能传输更远的距离同时避免了自然界和人类社会中的低频噪声对信号的干扰。通常情况下，一个射频收发机芯片只需一个时钟信号。但是在特殊的场合，需要将几个甚至几百个射频芯片集成在一个系统中，例如，相控阵雷达系统，这个时候就需要几个或者几百个本地时钟信号分别供给不同的芯片，且由于系统对相位一致性的要求特别严格，一般不超过±5°。因此这就对时钟信号间的偏斜提出了指标；
第二：作为数据转换器中的采样时钟使用，随着通信设备、电子产品的工作频率不断提高，对时钟发生器速度与精度的要求也越来越高，同时伴随着数字信号处理技术的不断突破，利用高速高精度模数转换器(ADC)将自然界中的模拟信号转换成数字信号进行处理已经得到广泛运用。根据ADC的相关理论，ADC系统中的时钟信号的精度对ADC系统转换的精度有着直接影响。因此低抖动、低偏斜的时钟技术具有重要意义；
第三：作为数字电路中的时钟使用，数字电路的功能越来越强大，且数字电路的速率也越来越高，多路低抖动低偏斜的时钟电路能使不同模块电路间协同工作，降低模块电路内时序的要求。能使电路的工作频率更高更稳定。
发明内容
本发明的目的是旨在提出一种功能性时钟传输电路设计。本发明能同时接收不同协议的单端或差分输入时钟信号，并根据时钟选择信号来指定选择某一路输入时钟信号进行传输。本发明还能在信号传输过程中实现快速暂停重启功能，通过信号暂停控制端，以输入时钟信号的下降沿为参考点，以一时钟周期为最小单位，完成在指定时差内将输入信号暂停传输或重启传输的功能。
为了实现上述目的，本发明的技术解决方案为：一种时钟传输切换与快速暂停/重启电路，包括暂停判决模块4和传输控制模块5，暂停判决模块4用于接收外部输入的STOP信号和时钟信号，根据时钟信号的上升沿或者下降沿将STOP信号调整到与时钟信号同步，将同步后的STOP信号作为判决信号输出至传输控制模块5；传输控制模块5用于接收外部输入的时钟信号，并根据判决信号来正常输出时钟信号或者暂停输出时钟信号；所述的时钟信号为单端协议的时钟信号或者差分协议的时钟信号。
其中，所述暂停判决模块4为D触发器，STOP信号接D触发器的数据输入端，时钟信号接D触发器的CLK端，判决信号与时钟信号的上升沿同步。
其中，所述暂停判决模块4包括D触发器和反相器，STOP信号接D触发器的数据输入端，时钟信号通过反相器接D触发器的CLK端，判决信号与时钟信号的下降沿同步。
其中，所述传输控制模块5由二输入的与门完成，时钟信号与判决信号通过与门输出。
其中，如果判决信号为高电平，则正常输出时钟信号；如果判决信号为低电平，则暂停输出时钟信号。
其中，还包括第一延时控制模块2，第一延时控制模块2用于接收外部输入的STOP信号，将STOP信号经预设延时后输出至暂停判决模块4。
其中，还包括第二延时控制模块7，第二延时控制模块7用于接收外部输入的单端协议的时钟信号，将时钟信号经预设延时后输出至暂停判决模块4。
其中，还包括差分驱动模块1和时钟选择模块3，时钟选择模块3的单端信号输入端与第二延时控制模块7的信号输出端相连接，其差分信号输入端与差分驱动模块1的信号输出端相连接，其控制信号输入端接收外部输入的时钟选择信号，时钟选择模块3根据时钟选择信号将差分协议的时钟信号或者单端协议的时钟信号分为两路后分别输出至暂停判决模块4和传输控制模块5；差分驱动模块1用于接收外部输入的一路或者多路差分协议的时钟信号。
本发明相比技术背景的优点为：
本发明所研制的带有时钟传输切换与快速暂停/重启功能的时钟电路，扩大了一般时钟传输电路的应用范围，让芯片可以应用于传输各种单端/差分协议时钟信号的需求中；同时增强了时钟传输过程中的可操控性，依靠对STOP信号的时序控制，可精确控制指定周期信号的传输与暂停，这就可以实现对传输数据的选择性接收，将无用信号置零。
附图说明
图1现有的时钟信号扇出传输电路；
图2本发明带有信号选择和快速暂停/重启功能的电路结构；
图3本发明暂停/重启功能相关时间参数定义；
图4本发明暂停/重启功能时序说明。
具体实施方式
为了使本发明的目的、技术方案和应用优越性更加清楚明白，下面结合附图对本发明的具体实施方式作进一步详细说明。
图1所示的现有时钟信号扇出电路，信号输入通过输入级驱动模块，扇出到对称的输出级驱动模块，可提高输出信号的带载能力并具有很小的输出偏斜。输出级驱动模块由OE信号负责控制使能。现有时钟电路可以完成基本的同频时钟传输，并具有时钟分布能力，但是应用环境局限，欠缺控制能力。
图2所示的本发明的时钟传输切换与快速暂停/重启电路，可由不同的输入模块来接收不同的单端/差分协议信号，这就极大的扩展了芯片的适用范围。该电路包括差分驱动模块1、第一延时控制模块2、时钟选择模块3、暂停判决模块4、传输控制模块5、输出驱动模块6和第二延时空中模块7。
不同协议的差分信号经过差分驱动模块1，将差分信号进行读入，并将差模信号放大后，进入时钟选择模块3。差分驱动模块1可由轨到轨放大器、迟滞比较器等电路结构设计完成，这些结构具有较好的抗噪能力、差分放大功能、共模输入范围以及需要的差模增益。
单端协议的时钟信号经第一延时控制模块2进入时钟选择模块3。单端输入信号协议相对简单，只需要基本的缓冲器来增大驱动能力并整形即可。本发明在单端协议的时钟信号输入端加入一个第二延时控制模块7，这个模块既可以完成基本缓冲器的功能，又可以根据设计来精确控制信号进入下一级电路的延时时间。
时钟选择模块3根据时钟选择信号(CLK_SEL信号)来将指定的时钟信号输出。不同输入信号通过由CLK_SEL信号控制的时钟选择模块3，即可完成对不同输入时钟信号的切换。
STOP信号经第一延时控制模块2进入暂停判决模块4的信号输入端，时钟选择模块3输出的时钟信号进入暂停判决模块4的时钟同步端。
暂停判决模块4输出的判决信号和时钟选择模块3输出的时钟信号进入传输控制模块5，根据判决信号来决定是否将时钟信号继续传输。
传输控制模块5输出的时钟信号进入多个输出驱动模块6，来提高输出时钟信号的带载能力，并进行输出。输出驱动模块6由OE信号控制使能。
图2所示的暂停判决模块4和传输控制模块5主要用来完成暂停/重启功能。暂停判决模块4对时钟信号的判决点为信号上升沿或下降沿。由于暂停判决模块4需要精确的控制判决时刻，而在此模块的所有输入信号路径中，差分驱动模块1的延时一般是最大的，所以需要在单端信号输入端以及STOP信号输入端分别加入可以精确受控的第二延时控制模块7和第一延时控制模块2。暂停/重启功能有两个常规考察参数tS和tH，其定义如图3所示。这里将输入时钟信号的下降沿作为判决点，从STOP信号的下降沿中心点到指定时钟信号周期的下降沿中心点的时间为tS，从指定时钟信号周期的下降沿中心点到STOP信号上升沿的中心点的时间为tH。图4所示为STOP信号工作时序的说明。STOP由高变低时，可以将tS大于等于某设计值的时钟周期之后的时钟周期所对应的信号输出全部拉低；STOP信号由低变高时，可将tH大于等于某设计值之后的一个时钟周期所对应的信号输出继续保持拉低。暂停判决模块4所产生的判决信号是STOP信号与输入信号上升沿或下降沿同步后的结果，图中波形图所示为下降沿判决，之后通过控制传输控制模块5来决定时钟信号是否暂停传输。STOP信号的上升/下降沿在判决过程中与输入信号的相对时差的精度由第一延时控制模块2决定，这个时差精度可以很轻易的做到0.1ns以下，所以该功能可适用的时钟频率可以很容易地达到数G级别。
以上结合附图的实施例描述，旨在便于理解本发明的创新实质，但并非以此来限制本发明多样性的实施方式及要求的权利要求保护范围。但凡理解本发明，并根据上述实施例进行的等效结构变化或构件替换，能够实现相同目的和效果的设计，均应视为对本专利申请保护内容的侵犯。

Claims (8)

1.一种时钟传输切换与快速暂停/重启电路，其特征在于：包括暂停判决模块(4)和传输控制模块(5)，暂停判决模块(4)用于接收外部输入的STOP信号和时钟信号，根据时钟信号的上升沿或者下降沿将STOP信号调整到与时钟信号同步，将同步后的STOP信号作为判决信号输出至传输控制模块(5)；传输控制模块(5)用于接收外部输入的时钟信号，并根据判决信号来正常输出时钟信号或者暂停输出时钟信号；所述的时钟信号为单端协议的时钟信号或者差分协议的时钟信号。
2.根据权利要求1所述的一种时钟传输切换与快速暂停/重启电路，其特征在于：所述暂停判决模块(4)为D触发器，STOP信号接D触发器的数据输入端，时钟信号接D触发器的CLK端，判决信号与时钟信号的上升沿同步。
3.根据权利要求1所述的一种时钟传输切换与快速暂停/重启电路，其特征在于：所述暂停判决模块(4)包括D触发器和反相器，STOP信号接D触发器的数据输入端，时钟信号通过反相器接D触发器的CLK端，判决信号与时钟信号的下降沿同步。
4.根据权利要求1所述的一种时钟传输切换与快速暂停/重启电路，其特征在于：所述传输控制模块(5)由二输入的与门完成，时钟信号与判决信号通过与门输出。
5.根据权利要求1至4任一所述的一种时钟传输切换与快速暂停/重启电路，其特征在于：如果判决信号为高电平，则正常输出时钟信号；如果判决信号为低电平，则暂停输出时钟信号。
6.根据权利要求1所述的一种时钟传输切换与快速暂停/重启电路，其特征在于：还包括第一延时控制模块(2)，第一延时控制模块(2)用于接收外部输入的STOP信号，将STOP信号经预设延时后输出至暂停判决模块(4)。
7.根据权利要求6所述的一种时钟传输切换与快速暂停/重启电路，其特征在于：还包括第二延时控制模块(7)，第二延时控制模块(7)用于接收外部输入的单端协议的时钟信号，将时钟信号经预设延时后输出至暂停判决模块(4)。
8.根据权利要求7所述的一种时钟传输切换与快速暂停/重启电路，其特征在于：还包括差分驱动模块(1)和时钟选择模块(3)，时钟选择模块(3)的单端信号输入端与第二延时控制模块(7)的信号输出端相连接，其差分信号输入端与差分驱动模块(1)的信号输出端相连接，其控制信号输入端接收外部输入的时钟选择信号，时钟选择模块(3)根据时钟选择信号将差分协议的时钟信号或者单端协议的时钟信号分为两路后分别输出至暂停判决模块(4)和传输控制模块(5)；差分驱动模块(1)用于接收外部输入的一路或者多路差分协议的时钟信号。
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