CN107453750A - 一种适用于sram型fpga的多功能时钟缓冲器 - Google Patents

Abstract

一种适用于SRAM型FPGA的多功能时钟缓冲器。该缓冲器包括第一时钟控制电路B101、第二时钟控制电路B102以及输出多路器B103，用于驱动FPGA内全局时钟网络，根据FPGA配置可以实现不同工作模式。第一个工作模式为普通时钟缓冲器；第二个工作模式为带使能的时钟缓冲器，当时钟缓冲器未使能时输出时钟固定为高电平；第三个工作模式为时钟多路器，可以完成两个时钟的无毛刺切换；第四个工作模式为带使能的时钟多路器，可以完成两个时钟的无毛刺切换，当时钟多路器未使能时输出时钟固定为高电平。该缓冲器电路额外提供一个输入时钟怱略控制端口，可以在时钟已经消失的清况下完成时钟的切换操作。

Description

一种适用于SRAM型FPGA的多功能时钟缓冲器

技术领域

本发明涉及一种适用于SRAM型FPGA的多功能时钟缓冲器，属于集成电路技术领域。

背景技术

现场可编程逻辑门阵列(以下简称FPGA)根据配置信息可以实现不同的逻辑功能。SRAM型FPGA内使用由SRAM单元组成的配置存储器阵列存储用户的配置信息，由SRAM单元组成的配置帧可以无限次反复烧写，使FPGA的应用具有极大的灵活性，特别适合航天工程对宇航用器件的高可靠、多品种、小批量的特色要求，广泛应用于航天工程中广泛应用于航天工程中。

随着数字系统复杂度的增加，系统对时钟的要求越来越高，FPGA内部的全局时钟网络可以为全芯片提供高质量的时钟，但是需要有一个全局时钟网络的驱动电路，目前还未见到相应的公开资料。

发明内容

本发明解决的技术问题为：克服现有技术的不足，提供一种适用于SRAM型FPGA的多功能时钟缓冲器，驱动FPGA内全局时钟网络为全芯片提供高质量的时钟。

本发明解决的技术方案为：一种适用于SRAM型FPGA的多功能时钟缓冲器，包括：第一时钟控制电路B101、第二时钟控制电路B102以及输出多路器B103；

第一时钟控制电路B101首先接收外部输入的第一路输入时钟初始状态信号LCF1和初始状态写入信号GWR，据此确定第一时钟控制电路B101的时钟状态信号ST1的初始值；然后根据外部输入的第一路输入时钟选通信号CSE1、第一路输入时钟使能信号CEN1以及第二时钟控制电路B102输出的时钟状态信号ST2的当前值确定第一时钟控制电路B101的时钟状态信号ST1的当前值；根据外部输入的第一路输入时钟信号CLK1和第一路输入时钟怱略信号CIG1确定时钟状态信号ST1转变为当前值的时刻；将第一时钟控制电路B101的时钟状态信号ST1的当前值输出给第二时钟控制电路B102以及输出多路器B103；

第二时钟控制电路B102首先接收外部输入的第二路输入时钟初始状态信号LCF2、初始状态写入信号GWR，据此确定第二时钟控制电路B102的时钟状态信号ST2的初始值；然后根据外部输入的第二路输入时钟选通信号CSE2、第二路输入时钟使能信号CEN2以及第一时钟控制电路B101输出的时钟当前状态信号ST1的当前值确定第二时钟控制电路B102的时钟状态信号ST2的当前值；根据外部输入的第二路输入时钟信号CLK2和第二路输入时钟怱略信号CIG2确定时钟状态信号ST2转变为当前值的时刻；将第二时钟控制电路B102的时钟状态信号ST2的当前值输出给第一时钟控制电路B101以及输出多路器B103；

输出多路器B103根据接收的时钟状态信号ST1与ST2的当前值控制时钟缓冲器电路的输出时钟；如果时钟状态信号ST1为高电平，则输出多路器B103将CLK1输出至输出端CLK_O端；如果时钟状态信号ST2为高电平，则输出多路器B103将CLK2输出至输出端CLK_O端；如果时钟状态信号ST1与ST2同时为低电平，则输出多路器B103将输出时钟保持为高电平。

确定第一时钟控制电路B101的时钟状态信号ST1当前值的方式如下：如果ST1的初始值为0，若CSE1＝1、CEN1＝1与ST2＝0同时成立，则ST1的当前值为1；如果ST1的初始值为1，若CSE1＝0或CEN1＝0成立，则ST1的当前值为0；

确定第二时钟控制电路B102的时钟状态信号ST2当前值的方式如下：如果ST2的初始值为0，若CSE2＝1、CEN2＝1与ST1＝0同时成立，则ST2的当前值为1；如果ST2的初始值为1，若CSE2＝0或CEN2＝0成立，则ST2的当前值为0。

确定时钟状态信号ST1转变为当前值时刻的方式如下：当第一路输入时钟怱略信号CIG1＝0时，ST1转变为当前值的时刻为外部输入的第一路输入时钟信号CLK1的上升沿；当第一路输入时钟怱略信号CIG1＝1时，在CSE1、CEN1以及ST2的取值满足ST1转变条件时，ST1立即转变为当前值；

确定时钟状态信号ST2转变为当前值时刻的方式如下：当第二路输入时钟怱略信号CIG2＝0时，ST1转变为当前值的时刻为外部输入的第一路输入时钟信号CLK2的上升沿；当第二路输入时钟怱略信号CIG2＝1时，在CSE2、CEN2以及ST1的取值满足ST2转变条件时，ST2立即转变为当前值。

所述第一时钟控制电路B101和第二时钟控制电路B102电路结构相同，均包括非门G201、非门G202、非门G203、与门G211、与门G212、与门G213、与门G214、或门G221、或门G222、多路器MX231、多路器MX232、多路器MX233以及多路器MX234；

非门G201的输入端连接STB端，非门G201的输出端连接与门G211的第一输入端；非门G202的输入端连接CIG端，非门G202的输出端同时连接与门G213的第一输入端和与门G214的第一输入端；非门G203的输入端同时连接CLK端以及与门G213的第二输入端，非门G203的输出端连接与门G214的第二输入端；

与门G211的第二输入端连接CSE端，与门G211的输出端连接多路器MX232的第一输入端A0；与门G212的第一输入端连接CEN端，与门G212的第二输入端同时连接多路器MX231的第一输入端A0以及多路器MX232的输出端Z，与门G212的输出端连接多路器MX234的第一输入端A0；与门G213的输出端连接或门G221的第二输入端；与门G214的输出端连接或门G222的第二输入端；

或门G221的第一输入端同时连接GWR端、或门G222的第一输入端、多路器MX231的选择端S以及多路器MX233的选择端S，或门G221的输出端连接多路器MX232的选择端S；或门G222的输出端连接多路器MX234的选择端S；

多路器MX231的第二输入端A1同时连接LCF端以及多路器MX233的第二输入端A1，多路器MX231的输出端连接多路器MX232的第二输入端A1；多路器MX233的第一输入端A0同时连接输出端STN端以及多路器MX234的输出端Z，多路器MX233输出端连接多路器MX234的第二输入端A1；

第一时钟控制电路B101的CEN端、CSE端、LCF端、GWR端、CIG端和CLK端分别用于接收第一路输入时钟使能信号、第一路输入时钟选通信号、第一路输入时钟初始状态信号、初始状态写入信号、第一路输入时钟怱略信号和第一路输入时钟信号；第一时钟控制电路B101的STB端与第二时钟控制电路B102的输出端STN连接；第一时钟控制电路B101的输出端STN用于输出时钟状态信号ST1；

第二时钟控制电路B102的CEN端、CSE端、LCF端、GWR端、CIG端和CLK端分别用于接收第二路输入时钟使能信号、第二路输入时钟选通信号、第二路输入时钟初始状态信号、初始状态写入信号、第二路输入时钟怱略信号和第二路输入时钟信号；第二时钟控制电路B102的STB端与第一时钟控制电路B101的输出端STN连接；第二时钟控制电路B102的输出端STN用于输出输出时钟状态信号ST2。

所述输出多路器B103包括非门G301、带使能非门G311、带使能非门G312、带使能非门G313以及或非门G321。

带使能非门G311的输入端连接第一路输入时钟信号CLK1，带使能非门G311的使能端连接第一时钟控制电路B101输出的时钟状态信号ST1；

带使能非门G312的输入端连接第二路输入时钟信号CLK2，带使能非门G312的使能端连接第二时钟控制电路B102输出的时钟状态信号ST2；

或非门G321的第一输入端连接第一时钟控制电路B101输出的时钟状态信号ST1，或非门G321的第二输入端连接第二时钟控制电路B102输出的时钟状态信号ST2，或非门G321的输出端连接带使能非门G313的选择端；

非门G301的输入端同时连接带使能非门G311的输出端、带使能非门G312的输出端以及带使能非门G313的输出端；

带使能非门G313的输入端和非门G301的输出端连接后，作为输出多路器B103的输出端。

本发明与现有技术相比的有益效果在于：

(1)本发明根据用户需求可以工作在多种不同的工作模式下，各种工作模式均是通过第一时钟控制电路B101、第二时钟控制电路B102实现。时钟控制电路中，多路器MX231与多路器MX232组成1个锁存器、多路器MX233与多路器MX234组成1个锁存器。时钟选通信号CSE通过两个锁存器组成的触发器发挥作用，在时钟信号CLK的上升沿进行状态转换，实现时钟信号的无毛刺切换；时钟使能信号通过锁存器发挥作用，可以对时钟状态信号进行控制。时钟的选通与使能均可单独使用，因此本发明的时钟缓冲器电路具有4钟工作模式：不使用时钟选通与时钟使能的普通时钟缓冲器；使用时钟使能而不使用时钟选通的带使能的时钟缓冲器；使用时钟选通而不使用时钟使能的时钟多路器；同时使用时钟选通与时钟使能的带使能的时钟多路器。

(2)本发明提供额外的控制信号，在当前时钟已经失效的清况下仍可完成时钟切换。该功能通过第一时钟控制电路B101、第二时钟控制电路B102实现。时钟控制电路中，当CIG为0时，时钟状态信号STN的产生受输入时钟信号CLK控制；当CIG为1时，输入时钟信号CLK被旁路，此时时钟状态信号STN仅由时钟选通信号CSE、时钟使能信号CEN与另一路时钟的状态信号STB控制，从而在CLK已经消失的情况下完成时钟的切换，提高电路工作的可靠性。

附图说明

图1为时钟缓冲器电路整体结构示意图；

图2为本发明时钟缓冲器中时钟控制电路结构示意图；

图3为本发明时钟缓冲器中输出多路器结构示意图；

图4为本发明时钟缓冲器初始设置时序波形示意图；

图5为本发明时钟缓冲器符号图；

图6为本发明时钟缓冲器普通时钟缓冲器工作模式示意图，其中(a)为普通时钟缓冲器电路示意图，(b)为本发明时钟缓冲器作为普通时钟缓冲器的线路连接图，(c)为工作时序图；

图7为本发明时钟缓冲器带使能的时钟缓冲器工作模式示意图，其中(a)为普通时钟缓冲器电路示意图，(b)为本发明时钟缓冲器作为普通时钟缓冲器的线路连接图，(c)为工作时序图；

图8为本发明时钟缓冲器时钟多路器工作模式示意图，其中(a)为普通时钟缓冲器电路示意图，(b)为本发明时钟缓冲器作为普通时钟缓冲器的线路连接图，(c)为工作时序图；

图9为本发明时钟缓冲器带使能的时钟多路器工作模式示意图，其中(a)为普通时钟缓冲器电路示意图，(b)为本发明时钟缓冲器作为普通时钟缓冲器的线路连接图，(c)为工作时序图；

图10为本发明时钟缓冲器输入时钟怱略信号功能与效果示意图，其中(a)为普通时钟缓冲器电路示意图，(b)为本发明时钟缓冲器作为普通时钟缓冲器的线路连接图，(c)为工作时序图。

具体实施方式

下面结合附图和具体实施例对本发明做进一步详细描述。

本发明的多功能时钟缓冲器电路用于驱动FPGA内全局时钟网络，同时可以工作在多种模式下，用以满足用户的不同应用需求。其电路结构如图1所示，包括三部分：第一时钟控制电路B101、第二时钟控制电路B102以及输出多路器B103。

本发明的多功能时钟缓冲器具有11个输入端，按功能可以分为4类：第1类为输入时钟信号，包括第一路输入时钟信号CLK1与第二路输入时钟信号CLK2；第2类为第一路输入时钟控制信号，包括第一路输入时钟选通信号CSE1、第一路输入时钟使能信号CEN1与第一路输入时钟怱略信号CIG1；第3类为第二路输入时钟控制信号，包括第二路输入时钟选通信号CSE2、第二路输入时钟使能信号CEN2与第二路输入时钟怱略信号CIG2；第4类为初始化配置信号，包括第一路输入时钟初始状态信号LCF1、第二路输入时钟初始状态信号LCF2、初始状态写入信号GWR。本发明的多功能时钟缓冲器具有1个输出端，为CLK_O端。

第一时钟控制电路B101首先接收外部输入的第一路输入时钟初始状态信号LCF1和初始状态写入信号GWR，据此确定第一时钟控制电路B101的时钟状态信号ST1的初始值。当LCF1＝0时，ST1的初始值为0，当LCF1＝1时，ST1的初始值为1。

然后第一时钟控制电路B101根据外部输入的第一路输入时钟选通信号CSE1、第一路输入时钟使能信号CEN1以及第二时钟控制电路B102输出的时钟状态信号ST2的当前值确定第一时钟控制电路B101的时钟状态信号ST1的当前值：如果ST1的初始值为0，若CSE1＝1、CEN1＝1与ST2＝0同时成立，则ST1的当前值应为1；如果ST1的初始值为1，若CSE1＝0或CEN1＝0成立，则ST1的当前值应为0。

第一时钟控制电路B101根据外部输入的第一路输入时钟信号CLK1和第一路输入时钟怱略信号CIG1确定时钟状态信号ST1转变为当前值的时刻：当第一路输入时钟怱略信号CIG1＝0时，ST1转变为当前值的时刻为外部输入的第一路输入时钟信号CLK1的上升沿；当第一路输入时钟怱略信号CIG1＝1时，在CSE1、CEN1以及ST2的取值满足ST1转变条件时，ST1立即转变为当前值。将第一时钟控制电路B101的时钟状态信号ST1的当前值输出给第二时钟控制电路B102以及输出多路器B103。

第二时钟控制电路B102首先接收外部输入的第二路输入时钟初始状态信号LCF2和初始状态写入信号GWR，据此确定第二时钟控制电路B102的时钟状态信号ST2的初始值。当LCF2＝0时，ST2的初始值为0，当LCF2＝1时，ST2的初始值为1。

然后第二时钟控制电路B102根据外部输入的第二路输入时钟选通信号CSE2、第二路输入时钟使能信号CEN2以及第一时钟控制电路B101输出的时钟状态信号ST1的当前值确定第二时钟控制电路B102的时钟状态信号ST2的当前值：如果ST2的初始值为0，若CSE2＝1、CEN2＝1与ST1＝0同时成立，则ST2的当前值应为1；如果ST2的初始值为1，若CSE2＝0或CEN2＝0成立，则ST2的当前值应为0。

第二时钟控制电路B102根据外部输入的第二路输入时钟信号CLK2和第二路输入时钟怱略信号CIG2确定时钟状态信号ST2转变为当前值的时刻，当第二路输入时钟怱略信号CIG2＝0时，ST1转变为当前值的时刻为外部输入的第一路输入时钟信号CLK2的上升沿；当第二路输入时钟怱略信号CIG2＝1时，在CSE2、CEN2以及ST1的取值满足ST2转变条件时，ST2立即转变为当前值。将第二时钟控制电路B102的时钟状态信号ST2的当前值输出给第一时钟控制电路B101以及输出多路器B103。

输出多路器B103根据接收的时钟状态信号ST1与ST2的当前值控制时钟缓冲器电路的输出时钟；如果时钟状态信号ST1为高电平，则输出多路器B103将CLK1输出至输出端CLK_O；如果时钟状态信号ST2为高电平，则输出多路器B103将CLK2输出至输出端CLK_O；如果时钟状态信号ST1与ST2同时为低电平，则输出多路器B103将输出时钟保持为高电平。

第一时钟控制电路或第二时钟控制电路产生对应时钟的控制信号，两者结构相同，如图2所示。第一时钟控制电路或第二时钟控制电路均包括：非门G201、非门G202、非门G203、与门G211、与门G212、与门G213、与门G214、或门G221、或门G222、多路器MX231、多路器MX232、多路器MX233以及多路器MX234。

非门G201的输入端连接STB端，非门G201的输出端连接与门G211的第一输入端；非门G202的输入端连接CIG端，非门G202的输出端同时连接与门G213的第一输入端和与门G214的第一输入端；非门G203的输入端同时连接CLK端以及与门G213的第二输入端，非门G203的输出端连接与门G214的第二输入端。

与门G211的第二输入端连接CSE端，与门G211的输出端连接多路器MX232的第一输入端A0；与门G212的第一输入端连接CEN端，与门G212的第二输入端同时连接多路器MX231的第一输入端A0以及多路器MX232的输出端Z，与门G212的输出端连接多路器MX234的第一输入端A0；与门G213的输出端连接或门G221的第二输入端；与门G214的输出端连接或门G222的第二输入端。

或门G221的第一输入端同时连接GWR端、或门G222的第一输入端、多路器MX231的选择端S以及多路器MX233的选择端S，或门G221的输出端连接多路器MX232的选择端S；或门G222的输出端连接多路器MX234的选择端S。

多路器MX231的第二输入端A1同时连接LCF端以及多路器MX233的第二输入端A1，多路器MX231的输出端连接多路器MX232的第二输入端A1；多路器MX233的第一输入端A0同时连接输出端STN端以及多路器MX234的输出端Z，多路器MX233输出端连接多路器MX234的第二输入端A1。

第一时钟控制电路B101的CEN端、CSE端、LCF端、GWR端、CIG端和CLK端分别用于接收第一路输入时钟使能信号、第一路输入时钟选通信号、第一路输入时钟初始状态信号、初始状态写入信号、第一路输入时钟怱略信号和第一路输入时钟信号；第一时钟控制电路B101的STB端与第二时钟控制电路B102的输出端STN连接；第一时钟控制电路B101的输出端STN用于输出ST1信号。

第二时钟控制电路B102的CEN端、CSE端、LCF端、GWR端、CIG端和CLK端分别用于接收第二路输入时钟使能信号、第二路输入时钟选通信号、第二路输入时钟初始状态信号、初始状态写入信号、第二路输入时钟怱略信号和第二路输入时钟信号；第二时钟控制电路B102的STB端与第一时钟控制电路B101的输出端STN连接；第二时钟控制电路B102的输出端STN用于输出ST2信号。

输出多路器B103如图3所示，输出多路器B103具有4个输入端，分别为第一路输入时钟端CLK1、第二路输入时钟端CLK1、第一路输入时钟控制端ST1、第二路输入时钟控制端ST2。输出多路器具有1个输出端CLK_O端。

带使能非门G311的输入端连接第一路输入时钟信号CLK1，带使能非门G311的使能端连接第一时钟控制电路B101输出的时钟状态信号ST1信号；带使能非门G312的输入端连接第二路输入时钟信号CLK2，带使能非门G312的使能端连接第二时钟控制电路B102输出的时钟状态信号ST2；或非门G321的第一输入端连接第一时钟控制电路B101输出的时钟状态信号ST1，或非门G321的第二输入端连接第二时钟控制电路B102输出的时钟状态信号ST2，或非门G321的输出端连接带使能非门G313的选择端；非门G301的输入端同时连接带使能非门G311的输出端、带使能非门G312的输出端以及带使能非门G313的输出端；带使能非门G313的输入端和非门G301的输出端连接后，作为输出多路器B103的输出端CLK_O端。

对本发明的多功能时钟缓冲器电路进行初始化时，首先需要将初始选通状态写入第一路输入时钟初始状态信号LCF1与第二路输入时钟初始状态信号LCF2，然后将初始状态写入信号GWR置为高电平即可将初始值写入时钟缓冲器电路。例如，如果初始时选通第二路输入时钟信号CLK2，则将第一路输入时钟初始状态信号LCF1置为低电平，将第二路输入时钟初始状态信号LCF2置为高电平，之后将初始状态写入信号GWR置为高电平即可，如图4所示。如无特殊说明，时钟缓冲器电路默认选通第二路输入时钟信号CLK2。

本发明时钟缓冲器驱动FPGA内全局时钟网络，根据FPGA配置具有不同工作模式。第一个工作模式为普通时钟缓冲器；第二个工作模式为带使能的时钟缓冲器，当时钟缓冲器未使能时输出时钟固定为高电平；第三个工作模式为时钟多路器，可以完成两个时钟的无毛刺切换；第四个工作模式为带使能的时钟多路器，可以完成两个时钟的无毛刺切换，当时钟多路器未使能时输出时钟固定为高电平。

为便于说明本发明的时钟缓冲器电路的各种工作模式，首先定义本发明的多功能时钟缓冲器电路的符号图如图5所示。由于初始状态写入信号GWR、第一路输入时钟初始状态信号LCF1与第二路输入时钟初始状态信号LCF2三个端口与电路的正常工作无关，图5中省略了这三个端口。下面针对每种工作模式进行说明。

图6所示为本发明时钟缓冲器的普通时钟缓冲器工作模式示意图。普通时钟缓冲器电路具有一个输入时钟端口I与一个输出时钟端口O，如图6中(a)所示。使用本发明时钟缓冲器作为普通时钟缓冲器工作需要按照图6中(b)连接：将CIG1、CEN1、CSE1分别连接至VDD、GND、GND，将CIG2、CEN2、CSE2分别连接至VDD、VDD、GND，将CLK1连接至VDD。这样，CLK2端口即相当于I端口，CLK_O端口即相当于O端口。工作时序如图6中(c)所示。

图7为本发明时钟缓冲器的带使能的时钟缓冲器工作模式示意图。带使能的时钟缓冲器电路具有两个输入端口(输入时钟端口I与时钟使能端口CE)与一个输出时钟端口O，如图7中(a)所示。使用本发明时钟缓冲器作为带使能的时钟缓冲器工作需要按照图7(b)所示连接：将CIG1、CEN1、CSE1分别连接至VDD、GND、GND，将CIG2、CSE2分别连接至VDD、GND，将CLK1连接至VDD。这样，CLK2端口即相当于I端口，CEN2端口即相当于CE端口，CLK_O端口即相当于O端口。工作时序如图7中(c)所示：当CE为高电平时，将I输出至O；当CE变为低电平时，在I的下一个上升沿时将O锁定为高电平；当CE再次变为高电平后，在I的下一个上升沿时再次将I输出至O。

图8为本发明时钟缓冲器的时钟多路器工作模式示意图。时钟多路器具有三个输入端口(第一路输入时钟端口I1、第二路输入时钟端口I2与时钟选择端口S)与一个输出时钟端口O，如图8中(a)所示。使用本发明时钟缓冲器作为时钟多路器工作需要按照图8中(b)所示连接：将CIG1、CEN1分别连接至GND、VDD，将CIG2、CEN2分别连接至GND、VDD，在CSE1与CSE2增加一个非门。这样，CLK1端口即相当于I1端口，CLK2端口即相当于I2端口，CSE1端口(CSE2与之反相)即相当于S端口，CLK_O端口即相当于O端口。工作时序如图8中(c)所示：当S低电平时，将I2输出至O；当S变为高电平时，在I2的下一个上升沿时将O锁定为高电平；之后，在I1的下一个上升沿将I1输出至O，完成时钟的切换。由于是在两个时钟的上升沿完成切换，时钟切换时不会产生毛刺。

图9为本发明时钟缓冲器作为带使能的时钟多路器工作示意图。带使能的时钟多路器具有四个输入端口(第一路输入时钟端口I1、第二路输入时钟端口I2、时钟选择端口S与时钟使能端口CE)与一个输出时钟端口O，如图9中(a)所示。使用本发明时钟缓冲器作为时钟多路器工作需要按照图9中(b)所示连接：将CIG1连接至GND，将CIG2连接至GND，在CSE1与CSE2增加一个非门。这样，CLK1端口即相当于I1端口，CLK2端口即相当于I2端口，CSE1端口(CSE2与之反相)即相当于S端口，CEN1与CEN2端口即相当于CE端口，CLK_O端口即相当于O端口。工作时序如图9中(c)所示：当S低电平时，将I2输出至O；当CE变为高电平时，在I2的下一个上升沿时将O锁定为高电平；之后，在I1的下一个上升高将I1输出至O，完成时钟的切换。由于是在两个时钟的上升沿完成切换，时钟切换时不会产生毛刺。当CE变为低电平时，在I1的下一个上升沿时将O锁定为高电平；当CE再次变为高电平后，在I的下一个上升沿时再次将I1输出至O。

当CIG端口为高电平时，本发明时钟缓冲器怱略当前时钟的状态进行切换，配合CIG端口的一种时钟多路器如图10所示。图10中(a)中时钟多路器，具有三个输入端口(第一路输入时钟端口I1、第二路输入时钟端口I2与时钟选择端口S)与一个输出时钟端口O，与图8中(a)所示时钟多路器相同。时钟缓冲器内部连接如图10中(b)所示，与图8中(b)的区别为CIG2的连接方式不同：图8(b)中CIG2连接GND，图10(b)中CIG2连接VDD。当CIG为0时，时钟状态信号STN的产生受时钟信号CLK控制；当CIG为1时，时钟信号CLK被旁路，此时时钟状态信号STN仅由时钟选通信号CSE、时钟使能信号CEN与另一路时钟的状态信号STB控制，可以在CLK已经消失的情况下完成时钟的切换，如图10中(c)所示。

本说明书中未作详细描述的内容属本领域专业技术人员的公知技术。

Claims (5)

1.一种适用于SRAM型FPGA的多功能时钟缓冲器，其特征在于包括：第一时钟控制电路B101、第二时钟控制电路B102以及输出多路器B103；

第一时钟控制电路B101首先接收外部输入的第一路输入时钟初始状态信号LCF1和初始状态写入信号GWR，据此确定第一时钟控制电路B101的时钟状态信号ST1的初始值；然后根据外部输入的第一路输入时钟选通信号CSE1、第一路输入时钟使能信号CEN1以及第二时钟控制电路B102输出的时钟状态信号ST2的当前值确定第一时钟控制电路B101的时钟状态信号ST1的当前值；根据外部输入的第一路输入时钟信号CLK1和第一路输入时钟怱略信号CIG1确定时钟状态信号ST1转变为当前值的时刻；将第一时钟控制电路B101的时钟状态信号ST1的当前值输出给第二时钟控制电路B102以及输出多路器B103；

第二时钟控制电路B102首先接收外部输入的第二路输入时钟初始状态信号LCF2、初始状态写入信号GWR，据此确定第二时钟控制电路B102的时钟状态信号ST2的初始值；然后根据外部输入的第二路输入时钟选通信号CSE2、第二路输入时钟使能信号CEN2以及第一时钟控制电路B101输出的时钟当前状态信号ST1的当前值确定第二时钟控制电路B102的时钟状态信号ST2的当前值；根据外部输入的第二路输入时钟信号CLK2和第二路输入时钟怱略信号CIG2确定时钟状态信号ST2转变为当前值的时刻；将第二时钟控制电路B102的时钟状态信号ST2的当前值输出给第一时钟控制电路B101以及输出多路器B103；

输出多路器B103根据接收的时钟状态信号ST1与ST2的当前值控制时钟缓冲器电路的输出时钟；如果时钟状态信号ST1为高电平，则输出多路器B103将CLK1输出至输出端CLK_O端；如果时钟状态信号ST2为高电平，则输出多路器B103将CLK2输出至输出端CLK_O端；如果时钟状态信号ST1与ST2同时为低电平，则输出多路器B103将输出时钟保持为高电平。

2.根据权利要求1所述的一种适用于SRAM型FPGA的多功能时钟缓冲器，其特征在于：确定第一时钟控制电路B101的时钟状态信号ST1当前值的方式如下：如果ST1的初始值为0，若CSE1＝1、CEN1＝1与ST2＝0同时成立，则ST1的当前值为1；如果ST1的初始值为1，若CSE1＝0或CEN1＝0成立，则ST1的当前值为0；

确定第二时钟控制电路B102的时钟状态信号ST2当前值的方式如下：如果ST2的初始值为0，若CSE2＝1、CEN2＝1与ST1＝0同时成立，则ST2的当前值为1；如果ST2的初始值为1，若CSE2＝0或CEN2＝0成立，则ST2的当前值为0。

3.根据权利要求1所述的一种适用于SRAM型FPGA的多功能时钟缓冲器，其特征在于：确定时钟状态信号ST1转变为当前值时刻的方式如下：当第一路输入时钟怱略信号CIG1＝0时，ST1转变为当前值的时刻为外部输入的第一路输入时钟信号CLK1的上升沿；当第一路输入时钟怱略信号CIG1＝1时，在CSE1、CEN1以及ST2的取值满足ST1转变条件时，ST1立即转变为当前值；

确定时钟状态信号ST2转变为当前值时刻的方式如下：当第二路输入时钟怱略信号CIG2＝0时，ST1转变为当前值的时刻为外部输入的第一路输入时钟信号CLK2的上升沿；当第二路输入时钟怱略信号CIG2＝1时，在CSE2、CEN2以及ST1的取值满足ST2转变条件时，ST2立即转变为当前值。

4.根据权利要求1所述的一种适用于SRAM型FPGA的多功能时钟缓冲器，其特征在于：所述第一时钟控制电路B101和第二时钟控制电路B102电路结构相同，均包括非门G201、非门G202、非门G203、与门G211、与门G212、与门G213、与门G214、或门G221、或门G222、多路器MX231、多路器MX232、多路器MX233以及多路器MX234；

非门G201的输入端连接STB端，非门G201的输出端连接与门G211的第一输入端；非门G202的输入端连接CIG端，非门G202的输出端同时连接与门G213的第一输入端和与门G214的第一输入端；非门G203的输入端同时连接CLK端以及与门G213的第二输入端，非门G203的输出端连接与门G214的第二输入端；

与门G211的第二输入端连接CSE端，与门G211的输出端连接多路器MX232的第一输入端A0；与门G212的第一输入端连接CEN端，与门G212的第二输入端同时连接多路器MX231的第一输入端A0以及多路器MX232的输出端Z，与门G212的输出端连接多路器MX234的第一输入端A0；与门G213的输出端连接或门G221的第二输入端；与门G214的输出端连接或门G222的第二输入端；

或门G221的第一输入端同时连接GWR端、或门G222的第一输入端、多路器MX231的选择端S以及多路器MX233的选择端S，或门G221的输出端连接多路器MX232的选择端S；或门G222的输出端连接多路器MX234的选择端S；

多路器MX231的第二输入端A1同时连接LCF端以及多路器MX233的第二输入端A1，多路器MX231的输出端连接多路器MX232的第二输入端A1；多路器MX233的第一输入端A0同时连接输出端STN端以及多路器MX234的输出端Z，多路器MX233输出端连接多路器MX234的第二输入端A1；

第一时钟控制电路B101的CEN端、CSE端、LCF端、GWR端、CIG端和CLK端分别用于接收第一路输入时钟使能信号、第一路输入时钟选通信号、第一路输入时钟初始状态信号、初始状态写入信号、第一路输入时钟怱略信号和第一路输入时钟信号；第一时钟控制电路B101的STB端与第二时钟控制电路B102的输出端STN连接；第一时钟控制电路B101的输出端STN用于输出时钟状态信号ST1；

第二时钟控制电路B102的CEN端、CSE端、LCF端、GWR端、CIG端和CLK端分别用于接收第二路输入时钟使能信号、第二路输入时钟选通信号、第二路输入时钟初始状态信号、初始状态写入信号、第二路输入时钟怱略信号和第二路输入时钟信号；第二时钟控制电路B102的STB端与第一时钟控制电路B101的输出端STN连接；第二时钟控制电路B102的输出端STN用于输出输出时钟状态信号ST2。

5.根据权利要求1所述的一种适用于SRAM型FPGA的多功能时钟缓冲器，其特征在于：所述输出多路器B103包括非门G301、带使能非门G311、带使能非门G312、带使能非门G313以及或非门G321。

带使能非门G311的输入端连接第一路输入时钟信号CLK1，带使能非门G311的使能端连接第一时钟控制电路B101输出的时钟状态信号ST1；

带使能非门G312的输入端连接第二路输入时钟信号CLK2，带使能非门G312的使能端连接第二时钟控制电路B102输出的时钟状态信号ST2；

或非门G321的第一输入端连接第一时钟控制电路B101输出的时钟状态信号ST1，或非门G321的第二输入端连接第二时钟控制电路B102输出的时钟状态信号ST2，或非门G321的输出端连接带使能非门G313的选择端；

非门G301的输入端同时连接带使能非门G311的输出端、带使能非门G312的输出端以及带使能非门G313的输出端；

带使能非门G313的输入端和非门G301的输出端连接后，作为输出多路器B103的输出端。