CN101355359A - 一种fpga的时钟信号输出电路及其处理方法 - Google Patents
一种fpga的时钟信号输出电路及其处理方法 Download PDFInfo
- Publication number
- CN101355359A CN101355359A CNA2008101147101A CN200810114710A CN101355359A CN 101355359 A CN101355359 A CN 101355359A CN A2008101147101 A CNA2008101147101 A CN A2008101147101A CN 200810114710 A CN200810114710 A CN 200810114710A CN 101355359 A CN101355359 A CN 101355359A
- Authority
- CN
- China
- Prior art keywords
- clock signal
- output
- fpga
- signal
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000003672 processing method Methods 0.000 title description 3
- 230000000694 effects Effects 0.000 claims description 5
- 238000000034 method Methods 0.000 claims description 5
- 238000012795 verification Methods 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Images
Abstract
本发明披露了一种FPGA时钟信号输出电路，含有时钟管理单元和全局缓冲器，时钟管理单元产生的时钟信号经全局缓冲器分配，而且，该种FPGA时钟信号输出电路还含有触发器单元和选择器，触发器单元的时钟信号端与全局缓冲器的输出端连接，触发器单元的数据输入信号为恒定的逻辑信号，触发器单元提供正、反输出信号给选择器的输入信号端，选择器的控制信号端与所述的时钟管理单元输出的时钟信号端连接，选择器输出时钟信号到FPGA的输出引脚。采用该电路输出的FPGA时钟信号减少了延迟，降低了外部负载对FPGA内部时钟树的负面影响。
Description
技术领域
本发明涉及一种FPGA时钟信号输出电路。
背景技术
现代集成电路设计中，FPGA的使用日渐普遍，尤其在ASIC设计及应用领域，FPGA既可完成ASIC设计流程中的原型验证，亦可在要求相对简单的ASIC设计中直接担当ASIC角色。
对于FPGA系统而言，无论用于原型验证亦或直接做为ASIC使用，经常需要输出时钟信号给外围设备，如SDRAM的时钟、LCD的时钟、摄像头的时钟等。但是，由于FPGA生产工艺的特殊性，在出厂之前内部元件之间的连线已经完全固定，时钟树结构已经被预先固化在FPGA芯片中；同时，由于FPGA具有连线延时相对门延时较大的特点，所以FPGA不能如同ASIC一样通过动态搭建时钟缓冲器树的方法解决时钟偏差问题。另外，从FPGA的全局缓冲器单元送出的时钟信号亦不能直接连接到FPGA的输出引脚PAD。
现有技术中，若FPGA需要向外输出时钟，则将全局缓冲器BUFG(Buffer Global)输出的时钟信号连接到两个串行的反相器上，再连接到FPGA的PAD上。图3是现有技术中FPGA时钟输出电路图。如图所示，经过时钟管理单元生成的时钟信号进入FPGA的BUFG，然后进入各触发器的时钟端。若此时需要向外输出时钟信号，则将BUFG之后的时钟信号通过两级反相门，经过FPGA的PAD向外输出。在这样的处理电路及方法中，BUFG输出的时钟信号既进入触发器的时钟端，又经过了普通逻辑单元，因此，BUFG之后的时钟树产生了较大的延时；而且，输出的时钟信号所指向的外设负载，可能通过两级反相门的输出电路反向影响到时钟树上其他路时钟信号，致使其他信号发生相位的偏移及幅值的变化，严重时，导致整个FPGA时钟树的崩塌。
发明内容
本发明的目的是针对现有技术中存在的FPGA时钟输出信号的延时及其对FPGA内部时钟树的负面影响问题，提出了一种全新的FPGA时钟信号输出电路，以及FPGA时钟信号输出前的处理方法。
根据本发明的第一方面，提供了一种FPGA时钟信号输出电路，含有时钟管理单元和全局缓冲器，时钟管理单元产生的时钟信号经全局缓冲器分配，而且，该FPGA时钟信号输出电路还含有触发器单元和选择器，触发器单元的时钟信号端与全局缓冲器的输出端连接，触发器单元的数据输入信号为恒定的逻辑信号，触发器单元提供正、反输出信号给选择器的输入信号端，该选择器的控制信号端与所述的时钟管理单元输出的时钟信号端连接，选择器输出时钟信号到FPGA的输出引脚。
在本发明的第一方面中，优选的是所述的触发器单元由并行的两个触发器组成，触发器单元的数据输入信号为两个触发器的数据输入信号，触发器单元的正、反输出信号分别由两个触发器的输出端提供。
优选的是，将所述两个触发器的数据输入信号反相，使选择器输出的时钟信号反相。
优选的是，将每一个所述触发器的输出端替换为相位相反的该触发器的另一输出端，使选择器输出的时钟信号反相。
在本发明的第一方面中，优选的是所述的触发器单元由一个触发器组成，该触发器的数据输入信号为触发器单元的数据输入信号，其正、反相输出信号分别作为触发器单元的正、反相输出信号。
优选的是，将所述触发器的数据输入信号反相，使选择器输出的时钟信号反相。
在本发明的第一方面中，优选的是，通过将所述选择器控制信号反相，使选择器输出的时钟信号反相。
在本发明的第一方面中，优选的是，所述的选择器为二选一选择器。
在本发明的第一方面中，优选的是，所述的触发器为D触发器。
根据本发明的第二方面，提供了一种FPGA的时钟信号输出方法，时钟信号由FPGA的时钟管理单元产生，经由全局缓冲器分配，触发器在来自全局缓冲器的时钟信号作用下，利用恒定逻辑的输入信号产生互为反相的输出信号；该选择器在时钟管理单元的时钟信号作用下，交替选择互为反相的输出信号；通过FPGA的输出引脚向外输出时钟信号。
本发明由于采用了触发器，使得FPGA的时钟输出电路在结构上与固化在FPGA内部的时钟树的结构相吻合，减少了时钟信号的延迟；而且，由于触发器固有的驱动能力及隔离性能，也使得外部负载对FPGA内部时钟树的影响大幅降低，不会因外部负载性能导致FPGA内部时钟树的崩塌。
附图说明
下文将参照附图对本发明的具体实施方案进行更详细的举例说明，其中：
图1是本发明的使用两个触发器的FPGA时钟正相输出电路图；
图2是本发明的使用一个触发器的FPGA时钟反相输出电路图；
图3是现有技术中FPGA时钟输出电路图。
具体实施方式
图1是本发明的使用两个触发器的FPGA时钟正相输出电路图。如图所示，在此种电路中，触发器单元由并行的两个D触发器组成。
FPGA的时钟管理单元生成并输出时钟信号，该时钟信号经过全局缓冲器BUFG进入两个D触发器的时钟端。由于需要FPGA向外输出的时钟信号与其内部的时钟信号同相，即所谓正相输出，故一个D触发器的输入信号接逻辑“1”，其输出端连接选择器的第一输入信号端；另一D触发器的输入信号接逻辑“0”，其输出端连接选择器的第二输入信号端。
选择器的控制信号为时钟管理单元输出的时钟信号，当其为“1”时，选择第一输入信号输出，为逻辑“1”；当选择器控制信号为“0”时选择第二输入信号输出，为逻辑“0”。选择器输出的时钟信号与时钟管理单元输出的时钟信号相位相同，实现了正相输出，该信号通过FPGA的输出引脚PAD向外部负载输出。
同理，若需要反相的时钟信号输出，将上述两个触发器的数据输入信号反相；或者，将每一个所述触发器的输出端替换为相位相反的该触发器的另一输出端，均可使选择器输出的时钟信号反相，进而实现时钟信号的反相输出。
图2是使用一个触发器的FPGA时钟反相输出电路图。如图所示，在此种电路中，触发器单元由一个D触发器实现。FPGA的时钟管理单元生成并输出时钟信号，该时钟信号经过全局缓冲器BUFG进入D触发器的时钟端。由于需要FPGA向外输出的时钟信号与其内部的时钟信号相位相反，即所谓的反相输出，故D触发器的输入信号D端接逻辑“0”，触发器的Q端与二选一选择器的第一输入信号端连接，触发器的Q反端与该选择器的第二输入信号端连接。
选择器的控制信号为时钟管理单元输出的时钟信号。当其为“1”时，选择输入第一输入信号输出，为逻辑“0”；当选择器控制信号为“0”时，选择第二输入信号输出，为逻辑“1”，则选择器输出的时钟信号与时钟管理单元输出的时钟相位相反，实现了反相输出，该信号通过FPGA的PAD向外部负载输出。
同理，若需要正相的时钟信号输出，则将图2所示方案中的D触发器的输入信号改变方向即可实现。
在上述各实施例中，其中的二选一选择器也可由其他选择器替代，例如三选一选择器；另外，D触发器也可由其他触发器替代，例如JK触发器等。
应当说明的是，以上描述旨在说明本发明的具体实施方案，不能理解为对本发明的限制，本发明所要求保护的范围仅由权利要求书进行限制。
Claims (10)
1、一种FPGA时钟信号输出电路，含有时钟管理单元和全局缓冲器，时钟管理单元产生的时钟信号经全局缓冲器分配，其特征在于，所述的FPGA时钟信号输出电路还含有触发器单元和选择器，
触发器单元的时钟信号端与全局缓冲器的输出端连接，触发器单元的数据输入信号为恒定的逻辑信号，触发器单元提供正、反输出信号给选择器的输入信号端，该选择器的控制信号端与所述的时钟管理单元输出的时钟信号端连接，选择器输出时钟信号到FPGA的输出引脚。
2、根据权利要求1所述的FPGA时钟信号输出电路，其特征在于，所述的触发器单元由并行的两个触发器组成，所述触发器单元的数据输入信号为两个触发器的数据输入信号，所述触发器单元的正、反输出信号分别由两个触发器的输出端提供。
3、根据权利要求2所述的FPGA时钟信号输出电路，其特征在于，将所述两个触发器的数据输入信号反相，使选择器输出的时钟信号反相。
4、根据权利要求2所述的FPGA时钟信号输出电路，其特征在于，将每一个所述触发器的输出端替换为相位相反的该触发器的另一输出端，使选择器输出的时钟信号反相。
5、根据权利要求1所述的FPGA时钟信号输出电路，其特征在于，所述的触发器单元由一个触发器组成，该触发器的数据输入信号为触发器单元的数据输入信号，其正、反相输出信号分别作为触发器单元的正、反相输出信号。
6、根据权利要求5所述的FPGA时钟信号输出电路，其特征在于，将所述触发器的数据输入信号反相，使选择器输出的时钟信号反相。
7、根据权利要求1至6任一项所述的FPGA时钟信号输出电路，其特征在于，通过将所述选择器控制信号反相，使选择器输出的时钟信号反相。
8、根据权利要求1至7任一项所述的FPGA时钟信号输出电路，其特征在于，所述的选择器为二选一选择器。
9、根据权利要求1至7任一项所述的FPGA时钟信号输出电路，其特征在于，所述的触发器为D触发器。
10、一种FPGA的时钟信号输出方法，时钟信号由FPGA的时钟管理单元产生，经由全局缓冲器分配，其特征在于所述方法包括触发器在来自全局缓冲器的时钟信号作用下，利用恒定逻辑的输入信号产生互为反相的输出信号；该选择器在时钟管理单元的时钟信号作用下，交替选择互为反相的输出信号；通过FPGA的输出引脚向外输出时钟信号。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CNA2008101147101A CN101355359A (zh) | 2008-06-11 | 2008-06-11 | 一种fpga的时钟信号输出电路及其处理方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CNA2008101147101A CN101355359A (zh) | 2008-06-11 | 2008-06-11 | 一种fpga的时钟信号输出电路及其处理方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN101355359A true CN101355359A (zh) | 2009-01-28 |
Family
ID=40307981
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNA2008101147101A Pending CN101355359A (zh) | 2008-06-11 | 2008-06-11 | 一种fpga的时钟信号输出电路及其处理方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN101355359A (zh) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102279296A (zh) * | 2011-06-21 | 2011-12-14 | 哈尔滨工业大学 | SOCs测试封装扫描信号输入单元和扫描结果输出单元 |
| CN102419417A (zh) * | 2011-08-17 | 2012-04-18 | 北京时代民芯科技有限公司 | 一种现场可编程逻辑门阵列触发器传播延迟的测试电路 |
| CN107168458A (zh) * | 2017-06-07 | 2017-09-15 | 苏州瑞迈斯医疗科技有限公司 | 一种用于数字化pet探测器的时钟分配装置 |
| CN107453750A (zh) * | 2017-07-17 | 2017-12-08 | 北京时代民芯科技有限公司 | 一种适用于sram型fpga的多功能时钟缓冲器 |
| CN116527024A (zh) * | 2023-07-05 | 2023-08-01 | 中国电子科技集团公司第十四研究所 | 一种基于宽带RFSoC芯片的时钟电路 |
-
2008
- 2008-06-11 CN CNA2008101147101A patent/CN101355359A/zh active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102279296A (zh) * | 2011-06-21 | 2011-12-14 | 哈尔滨工业大学 | SOCs测试封装扫描信号输入单元和扫描结果输出单元 |
| CN102279296B (zh) * | 2011-06-21 | 2013-05-01 | 哈尔滨工业大学 | SOCs测试封装扫描信号输入单元和扫描结果输出单元 |
| CN102419417A (zh) * | 2011-08-17 | 2012-04-18 | 北京时代民芯科技有限公司 | 一种现场可编程逻辑门阵列触发器传播延迟的测试电路 |
| CN102419417B (zh) * | 2011-08-17 | 2014-02-26 | 北京时代民芯科技有限公司 | 一种现场可编程逻辑门阵列触发器传播延迟的测试电路 |
| CN107168458A (zh) * | 2017-06-07 | 2017-09-15 | 苏州瑞迈斯医疗科技有限公司 | 一种用于数字化pet探测器的时钟分配装置 |
| CN107453750A (zh) * | 2017-07-17 | 2017-12-08 | 北京时代民芯科技有限公司 | 一种适用于sram型fpga的多功能时钟缓冲器 |
| CN116527024A (zh) * | 2023-07-05 | 2023-08-01 | 中国电子科技集团公司第十四研究所 | 一种基于宽带RFSoC芯片的时钟电路 |
| CN116527024B (zh) * | 2023-07-05 | 2023-09-01 | 中国电子科技集团公司第十四研究所 | 一种基于宽带RFSoC芯片的时钟电路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8892799B2 (en) | Electrical circuit for transmitting signals between two masters and one or more slaves | |
| CN101355359A (zh) | 一种fpga的时钟信号输出电路及其处理方法 | |
| EP2985699A1 (en) | Memory access method and memory system | |
| US8570069B2 (en) | Clock gating cell circuit | |
| US10110334B2 (en) | High speed serializer using quadrature clocks | |
| EP2791753B1 (en) | Multi-supply sequential logic unit | |
| CN101446843A (zh) | 一种高频时钟发生器、时钟频率转换方法以及一种芯片 | |
| CN108984446B (zh) | 基于fpga原语的phy接口及fpga芯片 | |
| US6956414B2 (en) | System and method for creating a limited duration clock divider reset | |
| CN104184456A (zh) | 用于io接口的低频多相位差分时钟树型高速低功耗串行器 | |
| KR20050099714A (ko) | 고집적 저전력 글리치리스 클럭 선택회로 및 이를구비하는 디지털 프로세싱 시스템 | |
| US6810486B2 (en) | Method and apparatus for de-skewing a clock using a first and second phase locked loop and a clock tree | |
| RU2362267C1 (ru) | Самосинхронный однотактный d-триггер с низким активным уровнем сигнала управления | |
| CN102468843A (zh) | 一种数字延迟线电路及延迟锁相环电路 | |
| US20090113092A1 (en) | Signal converter for debugging that expands fifo capacity | |
| US20020053927A1 (en) | Logic unit and integrated circuit for clearing interrupts | |
| CN114371876A (zh) | 一种寄存器的配置电路以及一种集成电路芯片 | |
| CN111522769B (zh) | 一种多线程spi通信数据传输方法 | |
| CN103257940B (zh) | 一种片上系统SoC写数据的方法及装置 | |
| CN205304755U (zh) | 一种用于异步电路四相位握手协议的非对称延时装置 | |
| US20160294391A1 (en) | Semiconductor devices | |
| CN102611431B (zh) | 带组合逻辑通路的寄存器 | |
| KR950008661B1 (ko) | 버스 다중화 회로 | |
| US7145978B2 (en) | High speed binary counter | |
| CN202931267U (zh) | 打火防抖动数字电路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C12 | Rejection of a patent application after its publication | ||
| RJ01 | Rejection of invention patent application after publication |
Open date: 20090128 |