CN202931267U - 打火防抖动数字电路 - Google Patents
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Abstract
本实用新型提供一种打火防抖动数字电路，包括第一镜像模块和第二镜像模块，用于产生第一镜像模块信号和第二镜像模块信号；比较模块，其分别与第一镜像模块和第二镜像模块连接；复位模块，其分别与所述比较模块、所述第一镜像模块的复位端和第二镜像模块的复位端连接；逻辑输出模块，其分别与第一镜像模块和比较模块连接。当两镜像模块产生不同的信号时，得到复位信号，该复位信号能使两镜像模块复位，从而能够防止在芯片上电过程中，由于电源域和地域的不稳定而导致一些器件发生抖动，导致芯片进入错误的工作模式，有效的增加了芯片的稳定性。
Description
技术领域
本实用新型涉及防抖动电路领域，尤其涉及一种打火防抖动数字电路。
背景技术
在集成电路设计的过程中，为了降低测试的难度和成本，在芯片中加入可测性设计，比如DFT（Design for Test，可测性设计）和BIST（Built-in Self-Test，内建式自测）。这样，设计中不可避免的会使用到一些用于进入某种测试模式关键信号（例如DFT的测试使能信号，RAM BIST的测试使能信号，等等）。在芯片的实际使用过程中，常常会有这样的错误操作，芯片上电（车辆打火时），芯片会错误的进入DFT（Design for Test，可测性设计）模式，或者BIST（Built-in Self-Test，内建式自测）模式。产生这种现象的原因是，芯片上电时，电源域和地域都会有一段不稳定的时间，会导致一些器件的错误翻转，从而导致芯片进入错误的模式。
为了防止上述现象的发生，现有技术对于此类信号的防抖动电路，如图一所示，由编码器8-1编码器U1和D触发器U2构成。编码器8-1编码器U1的输出与D触发器U2的输入相连，D触发器U2的输出作为测试使能信号。data信号一般是由通信(例如SPI、IIC等通信)配置产生，8-1编码器可以有效的防止通信传输过程中，配置的信号data发生抖动导致的测试信号test_en配置错误，D触发器主要是滤除毛刺的作用。
实用新型内容
本实用新型为解决芯片上电时，由于器件的抖动导致测试信号输出错误的技术问题，提供一种打火防抖动数字电路。
本实用新型提供一种打火防抖动数字电路，第一镜像模块和第二镜像模块，用于产生第一镜像模块信号和第二镜像模块信号；比较模块，其分别与第一镜像模块和第二镜像模块连接，用于当第一镜像模块信号和第二镜像模块信号不同时，得到第一比较信号；第一镜像模块信号和第二镜像模块信号相同时，得到第二比较信号；复位模块，其分别与所述比较模块、所述第一镜像模块的复位端和第二镜像模块的复位端连接，用于根据比较模块的第一比较信号，得到复位信号；逻辑输出模块，其分别与第一镜像模块和比较模块连接，用于根据第一镜像模块信号和第一比较信号或者根据第一镜像模块信号和第二比较信号，得到测试信号。
优选地，所述第一镜像模块包括第一编码器和第一触发器，第一编码器的输出端与第一触发器的输入端连接，所述第二镜像模块包括第二编码器和第二触发器，第二编码器的输出端与第二触发器的输入端连接，所述第一触发器的时钟信号输入端与所述第二触发器的时钟信号输入端分别连接同一时钟信号，所述第一触发器的复位端与所述第二触发器的复位端分别连接同一复位信号。
优选地，所述第一编码器和第二编码器均为为8位、16位、32位的编码器，所述第一触发器和第二触发器为D触发器。
优选地，所述比较模块包括一异或门，所述异或门的输入端分别与所述第一和第二触发器的输出端连接，所述异或门的输出端与所述逻辑输出模块的第二输入端连接。
优选地，所述复位模块包括一或门，所述或门的第一和第二输入端分别接reset信号和所述异或门的输出端，所述或门的输出端与所述第一触发器和第二触发器的复位端连接。
优选地，所述逻辑输出模块包括一非门和一与门，所述与门的第一输入端与第一触发器的输出端连接，第二输入端与所述非门的输出端连接，所述与门的输出端为测试信号输出；所述非门的输入端与所述异或门的输出端连接。
本实用新型提供的打火防抖动数字电路，通过设置第一镜像模块和第二镜像模块，当两镜像模块产生不同的信号时，得到复位信号，该复位信号能使两镜像模块复位，从而能够防止在芯片上电过程中，由于电源域和地域的不稳定而导致一些器件发生抖动，导致芯片进入错误的工作模式，从而有效的增加了芯片的稳定性。
附图说明
图1是本实用新型现有的打火防抖动电路图。
图2是本实用新型的实施例的电路图。
图3是本实用新型的实施例中U1发生抖动的电路时序图。
图4是本实用新型的实施例中U3发生抖动的电路时序图。
图5是本实用新型的实施例中U2发生抖动的电路时序图。
图6是本实用新型的实施例中U4发生抖动的电路时序图。
具体实施方式
为了使本实用新型所解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本实用新型进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本实用新型，并不用于限定本实用新型。
参照图2，示出本实用新型打火防抖动数字电路第一实施例的电路图。包括第一镜像模块11和第二镜像模块12，用于产生第一镜像模块信号n3和第二镜像模块信号n4；比较模块2，其分别与第一镜像模块11和第二镜像模块12连接，用于当第一镜像模块信号n3和第二镜像模块信号n4不同时，得到第一比较信号n5；第一镜像模块信号n3和第二镜像模块信号n4相同时，得到第二比较信号n5’；复位模块3，其分别与所述比较模块2、所述第一镜像模块11的复位端和第二镜像模块12的复位端连接，用于根据比较模块2的第一比较信号n5，得到复位信号n8；逻辑输出模块4，其分别与第一镜像模块11和比较模块2连接，用于根据第一镜像模块信号n3和第一比较信号n5或者根据第一镜像模块信号n4和第二比较信号n5’，得到测试信号test_en, 该测试信号为整个电路的输出。
芯片上电过程中，第一镜像模块11和第二镜像模块12分别产生第一镜像模块信号n3和第二镜像模块n4，由于第一镜像模块11和第二镜像模块12产生第一镜像模块信号n3和第二镜像模块n4必然是相同的，当第一镜像模块11和第二镜像模块12输出信号的电平不同时，即器件发生抖动，得到第一比较信号n5，信号n5经复位模块3产生复位信号n8给第一镜像模块11和第二镜像模块12复位，逻辑输出模块4输出的测试信号test_en为无效信号，即低电平信号；当第一镜像模块11和第二镜像模块12输出信号的电平相同且为高电平时，逻辑输出模块4输出的测试信号test_en才可以为有效信号。该有效的测试信号可作为DFT的测试使能信号，也可以作为RAM BIST的测试使能信号。
在本实施例中第一镜像模块11包括第一编码器U1和第一触发器U3，第一编码器U1的输出端与第一触发器U3的输入端连接，第一触发器U3输出第一镜像模块信号n3；第二镜像模块12包括第二编码器U2和第二触发器U4，第二编码器U2的输出端与第二触发器U4的输入端连接，第二触发器U4输出第二镜像模块信号n4；第一触发器的时钟信号输入端与第二触发器的时钟信号输入端分别连接同一时钟信号clk，第一触发器的复位端与所述第二触发器的复位端分别连接同一复位信号reset。具体的，第一编码器U1和第二编码器U2可以为8位、16位、32位的编码器，位宽越大，防抖动能力越强，占用的资源也比较多。本实施例中的第一编码器U1和第二编码器U2均采用8位的编码器。具体的，第一触发器U3和第二触发器U4均为D触发器。
在具体实施中，所述比较模块2包括一异或门U5，异或门U5的输入端分别与第一触发器U3和第二触发器U4的输出端连接，异或门U5的输出端与逻辑输出模块4的第二输入端连接。从第一触发器U3和第二触发器U4输出的信号n3和n4经异或门U5输出比较信号。
在具体实施中，所述复位模块3包括一或门U8，或门U8的第一和第二输入端分别接reset信号和异或门U5的输出端，或门U8的输出端与第一触发器U3和第二触发器U4的复位端连接。当信号n3、n4不相同时，比较信号n5经或门U8产生复位信号n8，该复位信号n8为第一触发器U3和第二触发器U4提供复位信号复位。
逻辑输出模块4包括一非门U6和一与门U7，与门U7的第一输入端与第一触发器U3的输出端连接，与门U7的第二输入端与非门U6的输出端连接，与门U7的输出信号即为测试信号test_en，非门U6的输入端与异或门U5的输出端连接。
在具体实施中，在芯片上电的过程中，编码器U1、U2和触发器U3、U4任一器件出现抖动时，即输出信号n3和n4的电平不相同时，复位模块3对触发器U3、U4进行复位，使得输出信号n3和n4为低电平，测试信号test_en输出也为低电平。本实用新型提供的打火防抖动数字电路能保证在芯片上电过程中，由于电源域和地域的不稳定而导致编码器U1、U2和触发器U3、U4任一器件出现抖动时，测试信号test_en不会发生错误翻转。同时，也能防止通信传输过程中，输入信号data发生抖动导致测试信号test_en发生错误翻转。从而能有效的防止芯片进入错误的工作模式，增加了芯片的稳定性、抗干扰能力。
下面结合图3、图4、图5、图6说明本实用新型第一实施例的电路工作原理。
本实用新型第一实施例的电路中，输入信号data为8位的数字信号，一般是由通信配置得到，也可以由CPU总线配置得到。只有当输入信号data为某一特定编码（例如data=55）时，编码器U1、U2的输出才有效，即为高电平。输出信号即测试信号test_en以及触发器U3、U4的复位信号即n8高电平有效，低电平无效。触发器U3和U4采用时钟信号的上升沿触发。
在上电过程初始状态，各输出信号均为低电平。上电过程中，当编码器U1、U2和触发器U3、U4其中任一器件发生抖动时，触发器U3和U4的输出信号n3和n4的电平不同，也就是说一个为高电平，一个位低电平，此时信号n3和n4经过异或门U5后输出的信号n5仍为高电平。信号n5经过或门U8后输出的信号n8，即复位信号也为高电平，使得触发器U3和触发器U4复位，触发器U3和U4的输出信号n3和n4相同，都为低电平。测试信号test_en输出也为低电平，低电平为无效信号，因此不会发生错误的翻转，防止芯片进入错误的工作模式。
上电结束后，电路开始正常工作，此时若输入信号data没有发生抖动，则触发器U3和U4的输出信号n3和n4的电平相同，同时为高电平，测试信号test_en输出为高电平，即有效信号；若输入信号data发生抖动，则触发器U3和U4的输出信号n3和n4同时为低电平，测试信号test_en输出为低电平，即无效信号，因此也不会发生错误的翻转，防止芯片进入错误的工作模式。
图3是本实用新型第一实施例中U1发生抖动的电路时序图。上电过程中，当编码器U1发生抖动时，编码器U1输出信号n1出现高电平，随着时钟信号clk上升沿的到来，触发器U3输出高电平。同时触发器U4输出信号n4保持低电平，异或门U5输出信号n5跳变为高电平。经过短暂的延时，复位信号U8出现高电平，触发器U3和触发器U4复位，输出信号n3和n4变为低电平，测试信号test_en一直输出低电平，没有发生错误的翻转。
图4是本实用新型第一实施例中U3发生抖动的电路时序图。上电过程中，当触发器U3发生抖动时，触发器U3输出信号n3出现高电平。同时触发器U4输出信号n4保持低电平，异或门U5输出信号n5跳变为高电平。经过短暂的延时，复位信号U8出现高电平，触发器U3和触发器U4复位，输出信号n3和n4变为低电平，测试信号test_en一直输出低电平，没有发生错误的翻转。
图5是本实用新型第一实施例中U2发生抖动的电路时序图。上电过程中，当编码器U2发生抖动时，编码器U2输出信号n2出现高电平，随着时钟信号clk上升沿的到来，触发器U4输出高电平。同时触发器U3输出信号n3保持低电平，异或门U5输出信号n5跳变为高电平。经过短暂的延时，复位信号U8出现高电平，触发器U3和触发器U4复位，输出信号n3和n4变为低电平，测试信号test_en一直输出低电平，没有发生错误的翻转。
图6是本实用新型第一实施例中U4发生抖动的电路时序图。上电过程中，当触发器U4发生抖动时，触发器U4输出信号n4出现高电平。同时触发器U3输出信号n3保持低电平，异或门U5输出信号n5跳变为高电平。经过短暂的延时，复位信号U8出现高电平，触发器U3和触发器U4复位，输出信号n3和n4变为低电平，测试信号test_en一直输出低电平，没有发生错误的翻转。
以上所述仅为本实用新型的较佳实施例而已，并不用以限制本实用新型，凡在本实用新型的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本实用新型的保护范围之内。
Claims (6)
1.一种打火防抖动数字电路，其特征在于：包括
第一镜像模块和第二镜像模块，用于产生第一镜像模块信号和第二镜像模块信号；
比较模块，其分别与第一镜像模块和第二镜像模块连接，用于当第一镜像模块信号和第二镜像模块信号不同时，得到第一比较信号；第一镜像模块信号和第二镜像模块信号相同时，得到第二比较信号；
复位模块，其分别与所述比较模块、所述第一镜像模块的复位端和第二镜像模块的复位端连接，用于根据比较模块的第一比较信号，得到复位信号；
逻辑输出模块，其分别与第一镜像模块和比较模块连接，用于根据第一镜像模块信号和第一比较信号或者根据第一镜像模块信号和第二比较信号，得到测试信号。
2.如权利要求1所述的打火防抖动数字电路，其特征在于，所述第一镜像模块包括第一编码器和第一触发器，第一编码器的输出端与第一触发器的输入端连接，所述第二镜像模块包括第二编码器和第二触发器，第二编码器的输出端与第二触发器的输入端连接，所述第一触发器的时钟信号输入端与所述第二触发器的时钟信号输入端分别连接时钟信号，所述第一触发器的复位端与所述第二触发器的复位端分别连接复位信号。
3.如权利要求2所述的打火防抖动数字电路，其特征在于，所述第一编码器和第二编码器均可以为8位、16位、32位的编码器，所述第一触发器和第二触发器均为D触发器。
4.如权利要求1所述的打火防抖动数字电路，其特征在于，所述比较模块包括一异或门，所述异或门的输入端分别与所述第一和第二触发器的输出端连接，所述异或门的输出端与所述逻辑输出模块的第二输入端连接。
5.如权利要求4所述的打火防抖动数字电路，其特征在于，所述复位模块包括一或门，所述或门的第一和第二输入端分别接reset信号和所述异或门的输出端，所述或门的输出端与所述第一触发器和第二触发器的复位端连接。
6.如权利要求4所述的打火防抖动数字电路，其特征在于，所述逻辑输出模块包括一非门和一与门，所述与门的第一输入端与第一触发器的输出端连接，第二输入端与所述非门的输出端连接，所述与门的输出端为测试信号输出；所述非门的输入端与所述异或门的输出端连接。
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|---|---|---|---|---|
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