TWI506952B

TWI506952B - 用於功率管理的隔離介面電路

Info

Publication number: TWI506952B
Application number: TW101143490A
Authority: TW
Inventors: Ta Yung Yang
Original assignee: System General Corp
Priority date: 2011-11-23
Filing date: 2012-11-21
Publication date: 2015-11-01
Also published as: CN103023482B; US20130127510A1; TW201330505A; CN103023482A; US8902999B2

Description

用於功率管理的隔離介面電路

【相關申請案的交叉參考】

本申請案要求2011年11月23日申請的美國臨時申請案61/563,072號的優先權權益。前述專利申請案的全文特此以引用的方式併入本文中，並且構成本說明書的一部分。

本發明是有關於一種用於功率管理的裝置，且特別是有關於一種功率轉換器的隔離電路。

智慧匯流排(smart bus)是功率管理裝置中使用的一種常用介面電路，它類似於I² C介面。智慧匯流排的開發是作為微控制器的一種介面標準，能提供用於功率管理及控制的簡單並且靈活的序列介面電路。但是，智慧匯流排無法應用於具有不同接地準位的系統。因此，如何為了功率管理，特別是為了具有不同電壓及接地準位的系統，提供一種隔離介面電路的問題則需要解決。

本發明提供一種隔離介面電路。所述隔離介面電路包括發射電路及接收電路。所述發射電路經配置以接收第一序列介面(serial interface)信號及第二序列介面信號，用於產生差動極性脈衝信號(differential polarity pulse signal)。所述接收電路經配置以接收所述差動極性脈衝信號，用於產生第一序列介面信號及第二序列介面信號。所述差動極性脈衝信號是響應於第一序列介面信號及第二序列介面信號產生的。所述第一序列介面信號及所述第二序列介面信號是根據所述差動極性脈衝信號產生的。在一個週期中，只能致能發射電路及接收電路中的一個。

為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖1繪示一個示意圖，圖解說明根據本發明之用於功率管理的隔離介面電路的第一實施例。隔離介面電路10經配置以接收/產生序列介面信號S_DA 及S_CL ，並且具有與電路20及30通信的端子X及Y。信號S_DA 表示序列介面的資料信號，而信號S_CL 表示序列介面的時脈信號。端子X、Y的輸出阻抗較低，但是端子X、Y的輸入阻抗較高。差動極性脈衝信號x及y是由電路10產生，並且從端子X及Y輸出。因為信號x及y的脈衝寬度較短，通常小於300毫微秒，所以電容器40、45...50、55的電容可能非常小。電路20及30進一步分別耦接到信號S_{DA_1} 、S_{CL_1} 、...、S_{DA_N} 、S_{CL_N} 。即使信號S_DA 、S_CL 的接地準位不同於信號S_{DA_1} 、S_{CL_1} ...S_{DA_N} 、S_{CL_N} 的接地準位，信號S_DA 及S_CL 仍然可以通過電路10、20、…、30及電容器40、45、...、50、55與信號S_{DA_1} 、S_{CL_1} ...、S_{DA_N} 、S_{CL_N} 通信。

圖2繪示一個示意圖，圖解說明根據本發明之用於功率管理的隔離介面電路的第二實施例，其中圖1中的電容器40、45及電容器50、55利用圖2中的小型脈衝變壓器60及65進行取代。脈衝變壓器60及65可以提供高隔離(high isolation)。

圖3繪示一個方塊圖，圖解說明根據本發明之用於之用於功率管理的隔離介面電路的第三實施例。這個實施例被應用於電池管理系統，例如電池單元電壓監測器、單元平衡充電/放電及電池保護等等。電池單元71到76相互串聯連接，並且分別耦接到從屬(slave)電池控制器80及主電池控制器85。主電池控制器85的接地準位不同於從屬電池控制器80的接地準位。主電池控制器85包括一個隔離介面電路86，耦接到序列介面信號S_{DA_M} 及S_{CL_M} 。隔離介面電路86產生與隔離介面電路81的信號x_s 、y_s 相關的信號x_m 及y_m 。主控制器85通過電容器90及91耦接到從屬控制器80。從屬電池控制器80的隔離介面電路81還與序列介面信號S_{DA_S} 及S_{CL_S} 相關。電池管理電路86能夠通過一對電容器90及91與電池管理電路81通信。雖然主電池控制器85的接地準位不同於從屬電池控制器80的接地準位，但是序列介面信號S_{DA_M} 、S_{CL_M} 仍然可以與序列介面信號S_{DA_S} 、S_{CL_S} 通信。隔離介面電路81及86與圖1及圖2所示的電路10的功能相同。

圖4繪示一個示意圖，圖解說明根據本發明之用於功率管理的隔離介面電路的第四實施例，其中小型脈衝變壓器93用於取代圖3所示的電容器90及91。電池管理電路86可以通過變壓器93與電池管理電路81通信。

圖5繪示根據本發明的信號S_DA 、S_CL 、x、y及ENB的波形。所述波形表示從信號S_DA 、S_CL 傳遞到信號x、y的資訊。圖1及圖2中的電路10響應於序列介面信號S_DA 、S_CL 的輸入產生信號x、y及ENB。當信號ENB被致能(邏輯高)時，端子X及Y具有低輸出阻抗，相反，當信號ENB被停用(邏輯低)時，端子X及Y具有高輸出阻抗。信號ENB是具有特定週期(例如，小於2微秒(micro second))的脈衝信號。序列介面信號S_DA 及S_CL 包括具有開始位元(start bit)S及停止位元(stop bit)E的幀中的資訊。序列介面信號S_DA 及S_CL 的資訊可包括開始位元(S)與停止位元(E)之間的命令(COM)、位址(ADDR)或資料(DAT)。虛擬位元(dummy bit)D設置在序列介面信號S_DA 及S_CL 的資訊與停止位元(E)之間。在正常狀況下，信號S_DA 及S_CL 保持在邏輯高狀態。當信號S_CL 保持在邏輯高狀態而信號S_DA 改變成邏輯低狀態時，則識別出開始位元S(編號510)。當信號SCL保持在邏輯高狀態而信號SDA改變成邏輯高狀態時，則識別出停止位元E(編號520)。在信號S_CL 之顯示出邏輯低狀態到邏輯高狀態的週期期間，可以獲得信號S_DA 的資訊(例如，命令(COM)、位址(ADDR)或資料(DAT))。只能在信號S_CL 處於邏輯低狀態期間來改變信號S_DA 的資訊。

電路10響應於開始位元(S)、停止位元(E)及資訊的致能而產生信號ENB。信號x及y是差動極性脈衝信號。在特定週期(信號ENB的致能週期)期間，脈衝信號x及y的極性表示邏輯高或邏輯低狀態。在信號ENB的致能週期期間，與脈衝信號x及y的極性相關聯的數值表示了開始位元(S)、停止位元(E)或是資訊(例如，圖5中呈現的“1”、“0”、“1”、“0”、“0”)。

舉例來說，在信號ENB的致能週期期間，信號x及y中的兩個正極性脈衝用來指示開始位元(S)。在信號ENB的致能週期期間，信號x及y中的兩個負極性脈衝用來指示停止位元(E)。只有在信號x及y中的信號ENB的致能週期期間所產生的一個脈衝用以表示所述資訊；正極性脈衝(例如圖5中的“1”)表示邏輯高狀態，並且負極性脈衝(例如圖5中的“0”)表示邏輯低狀態。

圖6繪示根據本發明的信號S_DA 、S_CL 、x、y及信號T_D 的波形，其顯示了從信號x、y傳遞到信號S_DA 及S_CL 的資訊。信號T_D 是時間延遲信號，其提供時間幀(time frame)及特定週期以識別信號x及y的脈衝量。圖1及圖2中的電路10響應於信號x及y的輸入產生信號S_DA 、S_CL 及T_D 。

電路10響應於信號x及y的致能而產生信號T_D 。在特定週期(信號T_D 的致能週期)期間，脈衝信號x及y的極性表示邏輯高狀態或邏輯低狀態。在所述特定週期(信號T_D 的致能週期)期間，脈衝信號x及y的與極性相關聯起來的數值表示開始位元(S)、停止位元(E)或資訊(例如，圖6中呈現的“1”、“0”、“1”、“0”、“0”)。

舉例來說，在信號T_D 的致能週期期間：

(1)兩個正極性脈衝用來指示開始位元(S)。電路10產生信號S_DA 及S_CL 的開始位元時序序列(timing sequence)。當信號S_DA 變成邏輯低時，信號S_CL 保持在邏輯高。當檢測到信號x、y的第二正極性脈衝時，信號S_DA 將處在邏輯低。

(2)兩個負極性脈衝用來指示停止位元(E)。電路10產生信號S_DA 、S_CL 的停止位元時序序列。信號S_CL 保持在邏輯高，並且信號S_DA 變成邏輯低。當檢測到信號x、y的第二負極性脈衝時，信號S_DA 將為邏輯高。

(3)其它檢測到的極性脈衝則用來表示所述資訊。當極性脈衝的一個正極性脈衝處在邏輯高時，極性脈衝的負極性脈衝便處在邏輯低。電路10產生信號S_DA 及S_CL 的資訊。信號S_DA 的資訊響應於信號T_D 的下降緣(falling edge)而產生或更改。當產生或更改信號S_DA 的資訊時，信號S_CL 保持在邏輯低狀態。當信號S_DA 穩定時，且在信號T_D 的邏輯低週期期間，電路10產生信號S_CL 的時脈脈衝(例如，從低到高及從高到低的週期)。

圖7繪示了一個方塊圖，圖解說明根據本發明的隔離介面電路的一個實施例，例如圖1到圖4中的電路10、20、30、81及86。暫存器電路(register circuit)95經配置以接收序列介面信號S_DA 及S_CL ，用於產生閂鎖信號T_XS 及 R_XS 。信號T_XS 經配置以致能發射器(T_X )100，用於將資料從序列介面(信號S_DA 及S_CL )傳遞到隔離介面(信號x及y)。換言之，發射器100接收信號S_DA 及S_CL ，用於響應於信號S_DA 及S_CL 產生差動極性脈衝信號x、y。發射器100可被視為是發射電路，而信號S_DA 及S_CL 可被視為第一序列介面信號及第二序列介面信號。信號RXS經配置以致能接收器(R_X )200，用於將資料從隔離介面(信號x及y)傳遞到序列介面(信號S_DA 及S_CL )。換言之，接收器200接收差動極性脈衝信號x、y，用於回應於差動極性脈衝信號x、y而產生信號S_DA 及S_CL 。接收器200可被視為是接收電路。發射器100響應於發射器100的輸入信號S_DA 、S_CL 及T_XS 產生信號O_X 、O_Y 及ENB。信號O_X 、O_Y 及ENB經配置以通過三態緩衝器(tri-state buffer)105及205，從而產生信號x及y。當信號ENB被停用(在邏輯低狀態下)時，三態緩衝器105及205具有高阻抗輸出。接收器200響應於信號x、y及R_XS 以產生信號S_DA 及S_CL 。信號S_DA 及S_CL 的輸出是接通汲極(open-drain)(接通集極(open collector))信號，並且被電阻器所拉高。因此，將信號S_DA 及S_CL 與其它序列介面信號並聯連接是可行的。也就是說，信號S_DA (第一序列介面信號)可並聯連接到另一隔離介面電路的另一信號S_DA ，且信號S_CL (第二序列介面信號)可並聯連接到另一隔離介面電路的另一信號S_CL 。差動極性脈衝信號x、y可通過一對電容器或變壓器並聯連接到另一隔離介面電路的另一差動極性脈衝信號。在一個週期中，變壓器100及接收器200中只有一個可以被信號T_XS 及R_XS 致能。

圖8繪示了一個方塊圖，圖解說明本申請案的發射器100的另一實施例。電路110經配置以接收信號S_DA 、S_CL 、T_XS 及時脈信號CK，用於產生開始信號T_STR 、停止信號T_STOP 及脈衝信號SPLS、DPLS。開始信號T_STR 表示在序列介面中檢測到開始位元(S)(信號S_DA 、S_CL )。停止信號T_STOP 表示在序列介面中檢測到停止位元(E)(信號S_DA 、S_CL )。電路110將響應於檢測到序列介面的開始位元(S)及停止位元(E)(信號S_DA 、S_CL )而產生信號DPLS的兩個脈衝。當開始信號T_STR 被致能時，電路110將響應於信號S_CL 而產生信號SPLS的一個脈衝。電路300響應於信號S_DA 、S_CL 、SPLS、DPLS、T_STR 、T_STOP 而產生信號O_X 、O_Y 、ENB。

圖9繪示一個圖解說明圖8中的電路110的方塊圖。正反器(flip-flop)115、116、117、118及反相器114應用以根據信號S_DA 、S_CL 及T_XS 來致能信號T_STR 、T_STOP 。當停止信號T_STOP 被致能時，開始信號T_STR 將被重置(reset)。當開始信號T_STR 被致能或產生信號DPLS(兩個脈衝)時，停止信號T_STOP 將被重置。NAND閘112及AND閘113經配置以根據信號P1、P2及正反器115的反相輸出信號來重置及停用停止信號T_STOP 。信號S_TR 是正反器115的輸出。OR閘141、反相器147、AND閘170、脈衝產生器160、時間延遲電路(DLY)161及正反器140、145、146用於回應於信號T_STR 、T_STOP 及時脈信號CK的致能而產生信號DPLS。脈衝產生器160經配置以經由時間延遲電路(DLY)161接收時脈信號CK，用於產生脈衝寬度比300毫微秒(nsec)短的脈衝信號。分別通過正反器140、145及146來輸出信號P₁ 、P₂ 及P₃ 。

AND閘123、時間延遲電路(DLY)151、脈衝產生器150、反相器121、152及正反器120、125是應用來響應於信號T_STR 及S_CL 以產生信號SPLS。當致能開始信號T_STR 時，信號S_CL 的下降緣之後的上升緣將經由脈衝產生器150而產生信號SPLS的一個脈衝。信號SPLS的脈衝寬度比300毫微秒短。

圖10繪示一個圖解說明圖8中的電路300的方塊圖。正反器360用來閂鎖序列介面的資料(信號S_DA 、S_CL )。OR閘315、AND閘310、311回應於信號SPLS、DPLS、T_STR 及正反器360的輸出而產生信號O_X 。當開始信號T_STR 被致能時，信號O_X 將根據信號DPLS而具備兩個脈衝。在此之後，當資料(正反器360的輸出)是邏輯高時，信號O_X 將根據信號SPLS具有一個脈衝。OR閘325、反相器324、AND閘320、321回應於信號SPLS、DPLS、T_STOP 及正反器360的輸出而產生信號O_Y 。當停止信號T_STOP 被致能時，信號O_Y 將根據信號DPLS而具備兩個脈衝。為了進行資料傳遞，當資料(正反器360的輸出)是邏輯低時，信號O_Y 將根據信號SPLS而具備一個脈衝。當產生信號O_X 或O_Y 時，OR閘350、正反器361、反相器362、時間延遲電路365及脈衝產生器370將產生信號ENB。舉例來說，脈衝產生器370的脈衝信號的脈衝寬度比2微秒短。

圖11繪示一個圖解說明圖7中的接收器200的方塊圖。電路210經配置以接收信號x、y及R_XS ，用於產生信號DATA、START、STOP及T_D 。信號DATA用以表示例如圖5中的命令(COM)、位址(ADDR)或資料(DAT)等資訊。信號START意味著檢測到開始位元(S)。信號STOP意味著檢測到停止位元(E)。信號T_D 顯示用於檢測信號x、y的“致能週期”。電路400用於響應於信號DATA、START、STOP、T_D 及時脈信號CLK而產生序列介面信號S_DA 、S_CL 。

圖12繪示一個圖解說明圖11中的電路210的方塊圖。電阻器211、212、213及214提供使得接收器200檢測到信號x、y的偏壓及輸入阻抗。與電阻器211、212、213及214相關聯的電容器215形成用於檢測信號x、y的低通濾波器。比較器230經配置以接收信號x、y，以用於正反器240的設置，前提是如果信號x的振幅(amplitude)高於信號y加上閾值221的時候。比較器235經配置以接收信號x、y用於正反器240的重置，前提是如果信號y的振幅高於信號x加上閾值223的時候。正反器240產生信號DATA。信號DATA顯示信號x、y的極性。當信號R_XS 被致能時，OR閘250、反相器252、262、脈衝產生器260、時間延遲電路261、AND閘251、270、275及正反器256、257及265響應於信號x、y而產生信號START 及STOP。脈衝產生器260響應於比較器230及235的輸出而產生信號T_D 。信號T_D 的脈衝寬度比2微秒短。如果在信號T_D 的致能週期期間產生兩個正極性脈衝，則致能信號START。如果在信號T_D 的致能週期期間產生兩個負極性脈衝，則致能信號STOP。

圖13繪示一個圖解說明圖11中的電路400的方塊圖。當致能信號R_XS 時，正反器410、411、425、反相器412、423、435、NOR閘450、455、電晶體460、465及NAND閘413響應於信號START、STOP及T_D 而產生開始位元(S)序列(信號S_DA 、S_CL )。當致能信號START時，正反器425及426被重置，且信號S_DA 立刻變成邏輯低。在此之後，正反器411經致能以回應於信號T_D 的上升緣而重置正反器416、430。正反器416的重置將經由NOR閘455及電晶體465而將信號SCL設置成邏輯低。

信號T_D 的邏輯低週期與時脈信號CLK相關聯，經由反相器420及AND閘421而產生信號T_CK 。信號T_CK 經配置以將信號DATA閂鎖到正反器425。正反器425的輸出將經由NOR閘450及電晶體460來確定信號S_DA 的狀態。同時，信號T_CK 將致能正反器430。正反器430的輸出與時脈信號CLK(經由AND閘415)相關聯，將觸發正反器416，從而將信號S_CL 設置成邏輯高。在信號S_CL 變成邏輯高之後，信號S_CL 在時脈信號CLK的下一時脈迴圈中將經由正反器431被計時成邏輯低。正反器431產生信號LOCK，所述信號經配置以更改正反器416的狀態。

當致能信號STOP時，正反器426將被致能，從而經由NOR閘455立刻將信號S_CL 設置成邏輯高。同時，正反器410、411休止(rest)。在此之後，當信號T_D 變成邏輯低時，將經由反相器428及NAND閘429來預先設置正反器425。正反器425的預先設置將使得信號S_DA 能夠為邏輯高。電阻器470及475分別用於將信號S_DA 及S_CL 拉高。

圖14是圖10及圖12中的脈衝產生器的參考電路(即，圖10中的脈衝產生器370及圖12中的脈衝產生器260)。正反器510、520及560、反相器114及AND閘572應用來根據輸入信號IN及時脈信號CK而產生輸出信號OUT。由脈衝產生器產生的輸出信號OUT的脈衝寬度比2微秒短。

圖15是圖9中的脈衝產生器(即，脈衝產生器150及160)的參考電路。NMOS電晶體620、電流源625、電容器630、反相器610、650及AND閘670用於根據輸入信號IN及電源電壓V_CC 而產生輸出信號OUT。電流源625耦接在NMOS電晶體620的汲極端與電源電壓VCC之間。反相器610的輸入端子接收輸入信號IN，並且反相器610的輸出端子耦接到NMOS電晶體620的閘極端。電容器630耦接在NMOS電晶體620的汲極端與接地之間。反相器650耦接在NMOS電晶體620的汲極端與AND閘670的第一輸入端之間。AND閘670的第二輸入端接收輸入信號IN，且AND閘670的輸出端產生輸出信號OUT。圖16繪示根據本發明的脈衝產生器的波形。在圖16中，在輸入信號IN從邏輯低變成邏輯高時的時間週期期間，致能輸出信號OUT。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。

10、81、86‧‧‧隔離介面電路

20、30、110、210、300、400‧‧‧電路

40、45、50、55、90、91、215、221、223、630‧‧‧電容

60、65、93‧‧‧脈衝變壓器

71~76‧‧‧電池單元

80、85‧‧‧電池控制器

95‧‧‧暫存器電路

100‧‧‧發射器(T_X )

105、205‧‧‧三態緩衝器

112、413、429‧‧‧NAND閘

113、123、170、310~325、350、251、421、415、572、670‧‧‧AND閘

114、121、147、152、324、252、262、412、420、423、428、435、571、610、650‧‧‧反相器

115、116、117、118、120、125、140、145、146、360、361、240、256、257、265、410~411、416、425、426、430、431、510~560‧‧‧正反器

141、250‧‧‧OR閘

150、160、370、260‧‧‧脈衝產生器

151、161、365、261‧‧‧時間延遲電路

200‧‧‧接收器(R_X )

211~214、470、475‧‧‧電阻

230、235‧‧‧比較器

450、455‧‧‧NOR閘

460、465、620‧‧‧電晶體

625‧‧‧電流源

S_DA 、S_{DA_1} 、S_{DA_M} 、S_{DA_N} 、S_{DA_S} 、S_CL 、S_{CL_1} 、S_{CL_M} 、S_{CL_N} 、S_{CL_S} 、T_XS 、R_XS 、O_X 、O_Y 、ENB、x、y、X₁ 、Y₁ 、X_N 、Y_N 、X_s 、Y_s 、X_m 、Y_m 、T_D 、SPLS、DPLS、T_STR 、T_STOP 、CK、S_TR 、P₁ 、P₂ 、P₃ 、START、STOP、T_CK 、IN、OUT‧‧‧信號

V_CC ‧‧‧電源電壓

S‧‧‧開始位元

D‧‧‧虛擬位元

E‧‧‧停止位元

CLK‧‧‧時脈信號

圖1繪示一個說明根據本發明之用於功率管理的隔離介面電路的第一實施例的示意圖。

圖2繪示一個說明根據本發明之用於功率管理的隔離介面電路的第二實施例的示意圖。

圖3繪示一個說明根據本發明之用於功率管理的隔離介面電路的第三實施例的方塊圖。

圖4繪示一個說明根據本發明之用於功率管理的隔離介面電路的第四實施例的示意圖。

圖5繪示根據本發明之信號S_DA 、S_CL 、x、y及ENB的波形。

圖6繪示根據本發明之信號S_DA 、S_CL 、x、y及信號T_D 的波形。

圖7繪示一個說明根據本發明的隔離介面電路的一個實施例的方塊圖。

圖8繪示一個說明圖7中的發射器的方塊圖。

圖9繪示一個說明圖8中的電路110的方塊圖。

圖10繪示一個說明圖8中的電路300的方塊圖。

圖11繪示一個說明圖7中的接收器200的方塊圖。

圖12繪示一個說明圖11中的電路210的方塊圖。

圖13繪示一個說明圖11中的電路400的方塊圖。

圖14是圖10及圖12中的脈衝產生器的參考電路。

圖15是圖9中的脈衝產生器的參考電路。

圖16繪示根據本發明的脈衝產生器的波形。

95‧‧‧暫存器電路

100‧‧‧發射器

105、205‧‧‧三態緩衝器

200‧‧‧接收器

S_DA 、S_CL 、T_XS 、R_XS 、O_X 、O_Y 、ENB、x、y‧‧‧信號

Claims

一種隔離介面電路，包括：發射電路，經配置以接收第一序列介面信號及第二序列介面信號，用於產生差動極性脈衝信號；以及接收電路，經配置以接收該差動極性脈衝信號，用於產生該第一序列介面信號及該第二序列介面信號，其中該差動極性脈衝信號是回應於該第一序列介面信號及該第二序列介面信號產生的；該第一序列介面信號及該第二序列介面信號是根據該差動極性脈衝信號產生的；在一個週期中，只能致能該發射電路及該接收電路中的一個，其中該第一序列介面信號及該第二序列介面信號形成一個幀，該幀包含開始位元、停止位元以及資料。
如申請專利範圍第1項所述之隔離介面電路，其中該差動極性脈衝信號形成一個幀，該幀包含開始信號、停止信號以及資料信號。
如申請專利範圍第1項所述之隔離介面電路，其中該差動極性脈衝信號的極性表示邏輯高或邏輯低。
如申請專利範圍第1項所述之隔離介面電路，其中在特定週期中該差動極性脈衝信號的數值表示該開始信號、該停止信號或資料信號。
如申請專利範圍第1項所述之隔離介面電路，其中在特定週期中該差動極性脈衝信號的數值及極性表示該開始信號或該停止信號。
如申請專利範圍第1項所述之隔離介面電路，其中該第一序列介面信號能夠與另一隔離介面電路的另一第一序列介面信號並聯連接；並且該第二序列介面信號能夠與另一隔離介面電路的另一第二序列介面信號並聯連接。
如申請專利範圍第1項所述之隔離介面電路，其中該差動極性脈衝信號能夠通過一對電容器與另一隔離介面電路的另一差動極性脈衝信號並聯連接。
如申請專利範圍第1項所述之隔離介面電路，其中該差動極性脈衝信號能夠通過一個變壓器與另一隔離介面電路的另一差動極性脈衝信號並聯連接。
如申請專利範圍第1項所述之隔離介面電路，其中該隔離介面電路是用於電池管理系統中。
如申請專利範圍第1項所述之隔離介面電路，其中該隔離介面電路是用於電池管理電路中；該第一電池管理電路能夠通過一對電容器與該第二電池管理電路通信。
如申請專利範圍第1項所述之隔離介面電路，其中該隔離介面電路是用於電池管理電路中；該第一電池管理電路能夠通過一個變壓器與該第二電池管理電路通信。
如申請專利範圍第1項所述之隔離介面電路，其中該差動極性脈衝信號的脈衝寬度比300毫微秒短。
如申請專利範圍第1項所述之隔離介面電路，其中該差動極性脈衝信號的該輸出僅在特定時間內致能；在該特定時間之後，該差動極性脈衝信號的該輸出變成高阻抗。
如申請專利範圍第1項所述之隔離介面電路，其中該差動極性脈衝信號的輸入包括低通濾波器。