JP2012244220A - リンギング抑制回路 - Google Patents
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Abstract
【解決手段】一対の信号線3P,3N間に、PチャネルMOSFET4及びNチャネルMOSFET5の直列回路を接続し、制御回路11は、差動信号のレベルがハイからローに変化したことを検出すると、PチャネルMOSFET4及びNチャネルMOSFET5を同時に一定期間オンさせる。これにより、差動信号のレベルが遷移する期間に信号線3P,3N間のインピーダンスを大きく低下させ、差動信号波形の歪みエネルギーをFET4及び5のオン抵抗により吸収させてリンギングの発生を抑制する。
【選択図】図1
Description
以下、第1実施例について図1及び図2を参照して説明する。図1は、リンギング抑制回路の構成を示している。リンギング抑制回路1は、送信回路(又は受信回路でも良い)2と共に、高電位側信号線3P,低電位側信号線3Nよりなる伝送線路3の間に並列に接続されている。リンギング抑制回路1は、伝送線路3の間にドレイン(非基準側導通端子)を共通にして直列に接続されるPチャネルMOSFET4及びNチャネルMOSFET5(第1及び第2線間スイッチング素子)を備えている。
図3は第2実施例であり、第1実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分について説明する。第2実施例のリンギング抑制回路12は、PチャネルMOSFET4とNチャネルMOSFET5とのオンオフ状態が第1実施例と逆になるように構成したものである。
図4は第3実施例であり、第1実施例と異なる部分について説明する。第3実施例のリンギング抑制回路15は、第1実施例のリンギング抑制回路1において、抵抗素子7にダイオード16を並列に接続することで遅延回路17を構成している。また、NチャネルMOSFET9のゲートを抵抗素子18を介して高電位側信号線3Pに接続すると共に、コンデンサ19を介して低電位側信号線3Nに接続し、抵抗素子18にはダイオード20を並列に接続している。
図5は第4実施例であり、第2又は第3実施例と異なる部分について説明する。第4実施例のリンギング抑制回路23は、第2実施例のリンギング抑制回路12について、第3実施例と同様に遅延回路を付加した構成となっている。すなわち、抵抗素子7の両端には、ダイオード16が第3実施例と同様の方向に接続されて遅延回路17’を構成している。また、第3実施例の遅延回路21について、抵抗素子16及びコンデンサ17の接続順を逆にしたものが遅延回路21’を構成しており、両者の共通接続点は、PチャネルMOSFET13のゲートに接続されている。そして、遅延回路17’及び反転回路21’が制御回路(制御手段)22’を構成している。
以上のように構成される第4実施例によれば、第2実施例の構成についても第3実施例と同様の効果が得られる。
図6ないし図9は第5実施例である。第5実施例は、伝送線路3の間に、第1実施例のリンギング抑制回路1と、第2実施例のリンギング抑制回路12とを並列に接続したもので、リンギング抑制回路24を構成している。また、リンギング抑制回路1,12で同一の符号を付したものについて、前者の符号には(−)を、後者の符号には(+)を付して区別する。この場合、PチャネルMOSFET4(−)及びNチャネルMOSFET5(−)の直列回路は第1直列回路に相当し、PチャネルMOSFET4(+)及びNチャネルMOSFET5(+)の直列回路は第1直列回路に相当する。また、リンギング抑制回路1の制御回路11は第1制御手段に相当し、リンギング抑制回路12の制御回路14は第2制御手段に相当する。
以上のように第5実施例によれば、信号線3P,3N間に、リンギング抑制回路1,12を並列に接続することでリンギング抑制回路24を構成した。したがって、各通信ノード間のグランド電位に差がある状態でも何れか一方が確実に動作するようになり、リンギングの抑制を確実に行うことができる。
図10及び図11は第6実施例である。第6実施例は、信号線3P,3N間に、第3実施例のリンギング抑制回路15と第4実施例のリンギング抑制回路23とを並列に接続してリンギング抑制回路25を構成している。リンギング抑制回路15,23は、何れも差動信号波形の立下り後に発生するオーバーシュートの抑制対策を施したもので、図11には、グランドオフセットが無い場合のシミュレーション結果を示している。図7(a)と図11とを比較すると、前者のオーバーシュートの波高値は3Vを超えているが、後者の波高値は3V未満となっている。そして、全体的にリンギング波形の振幅が低下し、且つ変動が収束する時間も短くなっており、総じてリンギング抑制効果がより高くなっていると言える。
以上のように構成される第6実施例によれば、信号線3P,3N間に、リンギング抑制回路15,23を並列に接続したので、第5実施例よりも高いリンギング抑制効果を得ることができる。
リンギング抑制回路は、伝送線路の何れか1か所以上に接続すれば良いが、各通信ノードの近傍にそれぞれ接続しても良い。
第1,第2線間スイッチング素子を同じ導電型の素子で構成しても良い。
反転回路21を構成するダイオード20は、必要に応じて接続すれば良い。
スイッチング素子はMOSFETに限ることなく、電圧駆動型の素子であれば良い。
リンギング抑制回路を、差動信号レベルがローからハイに変化する場合に発生するリンギングを抑制するように構成しても良い。
CANに限ることなく、1対の信号線により差動信号を伝送する通信プロトコルであれば適用が可能である。
Claims (11)
- 一対の高電位側信号線,低電位側信号線によりハイ,ローの2値レベルに変化する差動信号を伝送する伝送線路に接続され、前記信号の伝送に伴い発生するリンギングを抑制するリンギング抑制回路において、
前記一対の信号線間に直列に接続される電圧駆動型の第1及び第2線間スイッチング素子と、
前記差動信号のレベルが変化したことを検出すると、前記第1及び第2線間スイッチング素子を同時に一定期間オンさせる制御手段とを備えることを特徴とするリンギング抑制回路。 - 前記制御手段は、前記差動信号のレベルを反転して出力する反転回路と、
前記差動信号のレベルを前記一定期間遅延させて出力する遅延回路とを備え、
前記第1及び第2線間スイッチング素子の一方を前記反転回路より出力される信号によりターンオンさせ、前記第1及び第2線間スイッチング素子の他方を前記遅延回路より出力される信号によりターンオフさせることを特徴とする請求項1記載のリンギング抑制回路。 - 前記反転回路は、電位基準側導通端子が前記一対の信号線の一方に接続され、制御端子が前記差動信号がハイレベルを示すと導通状態となるように接続され、非基準側導通端子が前記線間スイッチング素子の一方の制御端子に接続される電圧駆動型の制御用スイッチング素子で構成され、
前記遅延回路は、前記一対の信号線間に接続される抵抗素子及びコンデンサの直列回路で構成され、前記抵抗素子及びコンデンサの共通接続点が前記線間スイッチング素子の他方の制御端子に接続されることを特徴とする請求項2記載のリンギング抑制回路。 - 前記制御用スイッチング素子を、ソースが前記低電位側信号線に接続され、ドレインが抵抗を介してプルアップされると共に前記線間スイッチング素子の制御端子に接続されるNチャネルMOSFETで構成し、
前記NチャネルMOSFETのゲートは、前記高電位側信号線に接続されることを特徴とする請求項3記載のリンギング抑制回路。 - 前記制御用スイッチング素子を、ソースが前記低電位側信号線に接続され、ドレインが抵抗を介してプルアップされると共に前記線間スイッチング素子の制御端子に接続されるNチャネルMOSFETで構成し、
前記反転回路は、前記高電位側信号線と前記低電位側信号線との間に接続される抵抗素子及びコンデンサの直列回路を備え、
前記NチャネルMOSFETのゲートは、前記直列回路の共通接続点に接続されていることを特徴とする請求項3記載のリンギング抑制回路。 - 前記反転回路は、アノードが前記低電位側信号線を向く方向で前記抵抗素子に並列接続されるダイオードを備えることを特徴とする請求項5記載のリンギング抑制回路。
- 前記制御用スイッチング素子を、ソースが前記高電位側信号線に接続され、ドレインが抵抗を介してプルダウンされると共に前記線間スイッチング素子の制御端子に接続されるPチャネルMOSFETで構成し、
前記PチャネルMOSFETのゲートは、前記低電位側信号線に接続されることを特徴とする請求項3記載のリンギング抑制回路。 - 前記制御用スイッチング素子を、ソースが前記高電位側信号線に接続され、ドレインが抵抗を介してプルダウンされると共に前記線間スイッチング素子の制御端子に接続されるPチャネルMOSFETで構成し、
前記反転回路は、前記高電位側信号線と前記低電位側信号線との間に接続されるコンデンサ及び抵抗素子の直列回路を備え、
前記PチャネルMOSFETのゲートは、前記直列回路の共通接続点に接続されていることを特徴とする請求項3記載のリンギング抑制回路。 - 前記反転回路は、アノードが前記低電位側信号線を向く方向で前記抵抗素子に並列接続されるダイオードを備えることを特徴とする請求項8記載のリンギング抑制回路。
- 前記第1及び第2線間スイッチング素子を、それぞれ異なる導電型のスイッチング素子で構成し、
前記一対の信号線間に、前記第1及び第2線間スイッチング素子の直列回路を2組並列に接続し、それらの一方を第1直列回路、他方を第2直列回路とすると、
前記制御手段を、前記第1直列回路を制御する第1制御手段と、前記第2直列回路を制御する第2制御手段との2組備え、
前記第1及び第2制御手段を構成する第1及び第2制御用スイッチング素子を、それぞれの制御端子及び電位基準側導通端子と、前記一対の信号線との接続関係が互いに逆になる異なる導電型の素子で構成し、
前記第1及び第2制御用スイッチング素子の非基準側導通端子は、それぞれ抵抗素子を介してプルアップ又はプルダウンされると共に、前記第1及び第2直列回路における同じ導電型の線間スイッチング素子の制御端子に接続され、
前記遅延回路を構成する直列回路は、抵抗素子が、それぞれ前記第1及び第2制御用スイッチング素子の基準電位側導通端子と共通の信号線側に接続されることを特徴とする請求項3乃至9の何れかに記載のリンギング抑制回路。 - 前記第1及び第2線間スイッチング素子は、互いのドレインが共通に接続され、ソースが前記高電位側信号線、低電位側信号線にそれぞれ接続されるPチャネルMOSFET及びNチャネルMOSFETで構成されることを特徴とする請求項1乃至10の何れかに記載のリンギング抑制回路。
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