JPH11154045A - バス信号ノイズ低減方法 - Google Patents
バス信号ノイズ低減方法Info
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- JPH11154045A JPH11154045A JP10239845A JP23984598A JPH11154045A JP H11154045 A JPH11154045 A JP H11154045A JP 10239845 A JP10239845 A JP 10239845A JP 23984598 A JP23984598 A JP 23984598A JP H11154045 A JPH11154045 A JP H11154045A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/125—Discriminating pulses
- H03K5/1252—Suppression or limitation of noise or interference
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
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- Physics & Mathematics (AREA)
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- Power Engineering (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Logic Circuits (AREA)
- Small-Scale Networks (AREA)
Abstract
(57)【要約】
【課題】 バスにおける高速信号のオーバーシュート及
びアンダーシュートを低減し、バスの動作速度の低下や
電圧のスイングの縮小を防ぐ方法。 【解決手段】 バスラインの信号遷移を検知し、その遷
移がローからハイである時は出力ＣＨから第１のパルス
を、ハイからローである時は出力ＣＬから第２のパルス
を、それぞれ所定の時間期間だけ維持するように出力す
るようなパルス発生器１５０を設ける。さらに、これら
のパルスを受けて、バスをその時間期間だけその遷移後
の電圧にクランプするようなクランプ装置（１１４、１
１６及び１１８）を設ける（例えば、クランプ装置１１
４はパルスに応答してハイへ、クランプ装置１１６及び
１１８はローへバスの電位をクランプする）。パルス幅
は、パルス発生器内に設けた遅延装置１１２によって設
定するようにする。
びアンダーシュートを低減し、バスの動作速度の低下や
電圧のスイングの縮小を防ぐ方法。 【解決手段】 バスラインの信号遷移を検知し、その遷
移がローからハイである時は出力ＣＨから第１のパルス
を、ハイからローである時は出力ＣＬから第２のパルス
を、それぞれ所定の時間期間だけ維持するように出力す
るようなパルス発生器１５０を設ける。さらに、これら
のパルスを受けて、バスをその時間期間だけその遷移後
の電圧にクランプするようなクランプ装置（１１４、１
１６及び１１８）を設ける（例えば、クランプ装置１１
４はパルスに応答してハイへ、クランプ装置１１６及び
１１８はローへバスの電位をクランプする）。パルス幅
は、パルス発生器内に設けた遅延装置１１２によって設
定するようにする。
Description
【０００１】
【発明の属する技術分野】本発明は、電子回路に関する
ものである。本発明は特に、集積回路の入力／出力回路
に関するものである。さらに詳細に言えば、本発明はい
くつかの集積回路間において相互接続された高速信号の
オーバシュート及びアンダーシュートを低減するための
回路に関するものである。
ものである。本発明は特に、集積回路の入力／出力回路
に関するものである。さらに詳細に言えば、本発明はい
くつかの集積回路間において相互接続された高速信号の
オーバシュート及びアンダーシュートを低減するための
回路に関するものである。
【０００２】
【従来の技術】複数の集積回路の全てが共通信号に接続
される場合が多い。この１つの例として、複数のＤＲＡ
Ｍチップに接続されたマイクロプロセッサにおけるデー
タ・ラインがある。プリント回路基板のレイアウトを単
純化するために、これらのチップの全てを接続するトレ
ースを主トランク・ラインとして経路指定し、小さい
「スタブ」を該トランクから分岐させて、これに各個別
のデバイスを接続することが可能である。これは、バス
と呼ばれることが多い。この構成は便利ではあるが、厳
しいグリッチ及び信号の完全性の問題が生じる可能性が
ある。これは特に、信号の立ち上がりまたは立ち下がり
時間が、スタブを伝わる信号の伝搬時間より短い場合に
当てはまる。信号の完全性の問題が生じるのは、高速の
立ち上がりまたは立ち下がり信号がスタブの端部の開回
路インピーダンスにより反射され、スタブに沿って伝搬
し、トランク・ラインに戻される場合である。これらの
反射は、バスの全ての位置において動的に所望の信号電
圧に加えられるか、あるいは所望の信号電圧から減じら
れるので、グリッチが生じ、セトリング時間が長くなる
可能性がある。
される場合が多い。この１つの例として、複数のＤＲＡ
Ｍチップに接続されたマイクロプロセッサにおけるデー
タ・ラインがある。プリント回路基板のレイアウトを単
純化するために、これらのチップの全てを接続するトレ
ースを主トランク・ラインとして経路指定し、小さい
「スタブ」を該トランクから分岐させて、これに各個別
のデバイスを接続することが可能である。これは、バス
と呼ばれることが多い。この構成は便利ではあるが、厳
しいグリッチ及び信号の完全性の問題が生じる可能性が
ある。これは特に、信号の立ち上がりまたは立ち下がり
時間が、スタブを伝わる信号の伝搬時間より短い場合に
当てはまる。信号の完全性の問題が生じるのは、高速の
立ち上がりまたは立ち下がり信号がスタブの端部の開回
路インピーダンスにより反射され、スタブに沿って伝搬
し、トランク・ラインに戻される場合である。これらの
反射は、バスの全ての位置において動的に所望の信号電
圧に加えられるか、あるいは所望の信号電圧から減じら
れるので、グリッチが生じ、セトリング時間が長くなる
可能性がある。
【０００３】
【発明が解決しようとする課題】従って、本発明の目的
は、バス全体の速度が遅くなる原因となる信号の立ち上
がりまたは立ち下がりの低速化を誘発することなく、さ
らに、バスのノイズ・イミュニティが低下する原因とな
るバスにおける電圧のスイングの縮小化をもたらすこと
のない、バス・スタブにおける反射を低減する改良され
た方法を提供することにある。
は、バス全体の速度が遅くなる原因となる信号の立ち上
がりまたは立ち下がりの低速化を誘発することなく、さ
らに、バスのノイズ・イミュニティが低下する原因とな
るバスにおける電圧のスイングの縮小化をもたらすこと
のない、バス・スタブにおける反射を低減する改良され
た方法を提供することにある。
【０００４】
【課題を解決するための手段】本発明は、バスにおいて
ローからハイへの遷移またはハイからローへの遷移が生
じると、これを検知することによって、各バス毎の反射
を低減させる。遷移を検出すると、短い時間期間にわた
って信号を新規（遷移後）電圧にクランプする、インピ
ーダンス整合されたクランプ装置が起動する。このクラ
ンプ作用によって、反射波のエネルギが減少し、バスの
電圧を変化させる反射波の影響が低下する。バス・スタ
ブの端部における各非駆動装置がこのクランプ作用を実
施する。これによって、信号の完全性に及ぼされる全て
のスタブの影響が最小限に抑えられる。
ローからハイへの遷移またはハイからローへの遷移が生
じると、これを検知することによって、各バス毎の反射
を低減させる。遷移を検出すると、短い時間期間にわた
って信号を新規（遷移後）電圧にクランプする、インピ
ーダンス整合されたクランプ装置が起動する。このクラ
ンプ作用によって、反射波のエネルギが減少し、バスの
電圧を変化させる反射波の影響が低下する。バス・スタ
ブの端部における各非駆動装置がこのクランプ作用を実
施する。これによって、信号の完全性に及ぼされる全て
のスタブの影響が最小限に抑えられる。
【０００５】
【実施例】図２には、反射波のエネルギを低減させるた
めに実施されるステップが示されている。以下にその内
容を列記する。 ２０２：まず、バスに遷移が生じると、スタブの端部に
接続された装置がそれを検出する。 ２０４：前記装置は、ハイからローへの遷移であるか、
または、ローからハイへの遷移であるかを判定する。 ２０６：ハイからローへの遷移であれば、前記装置は、
第１のインピーダンスを介してバスをロー論理レベルに
クランプするクランプ装置をオンにする。 ２０８：ローからハイへの遷移であれば、前記装置は、
第２のインピーダンスを介してバスをハイ論理レベルに
クランプするクランプ装置をオンにする。 ２１０：その後、前記装置は、それぞれのクランプ装置
をオン状態にする時間期間だけ待機する。 ２１２：その時間期間が経過すると、オンにされていた
クランプ装置がオフにされる。
めに実施されるステップが示されている。以下にその内
容を列記する。 ２０２：まず、バスに遷移が生じると、スタブの端部に
接続された装置がそれを検出する。 ２０４：前記装置は、ハイからローへの遷移であるか、
または、ローからハイへの遷移であるかを判定する。 ２０６：ハイからローへの遷移であれば、前記装置は、
第１のインピーダンスを介してバスをロー論理レベルに
クランプするクランプ装置をオンにする。 ２０８：ローからハイへの遷移であれば、前記装置は、
第２のインピーダンスを介してバスをハイ論理レベルに
クランプするクランプ装置をオンにする。 ２１０：その後、前記装置は、それぞれのクランプ装置
をオン状態にする時間期間だけ待機する。 ２１２：その時間期間が経過すると、オンにされていた
クランプ装置がオフにされる。
【０００６】図１は、図２のステップを実施する回路の
概略図である。パッド１０２は、バスに電気的に接続さ
れている。ドライバ１０４は、バスの駆動が可能な装置
に設けられているであろう任意の出力ドライバである。
ドライバ１０４の出力は、バスを駆動するためにパッド
１０２に接続される。
概略図である。パッド１０２は、バスに電気的に接続さ
れている。ドライバ１０４は、バスの駆動が可能な装置
に設けられているであろう任意の出力ドライバである。
ドライバ１０４の出力は、バスを駆動するためにパッド
１０２に接続される。
【０００７】その入力がパッド１０２に接続された受信
器１０６は、バスの論理レベルを検知する。受信器１０
６の出力は、ボックス１５０内に示されたパルス発生器
回路に接続されている。パルス発生器回路１５０は、受
信器１０６の出力変化に応答し、２つの出力ＣＨまたは
ＣＬの一方からパルスを送り出す。受信器１０６の出力
が、バスにロー論理レベルからハイ論理レベルへの遷移
が生じたことを表している場合、パルス発生器回路１５
０はＣＨ出力にパルスを送り出す。受信器１０６の出力
がバスにハイ論理レベルからロー論理レベルへの遷移が
生じたことを表している場合、パルス発生器回路１５０
はＣＬ出力にパルスを送り出す。
器１０６は、バスの論理レベルを検知する。受信器１０
６の出力は、ボックス１５０内に示されたパルス発生器
回路に接続されている。パルス発生器回路１５０は、受
信器１０６の出力変化に応答し、２つの出力ＣＨまたは
ＣＬの一方からパルスを送り出す。受信器１０６の出力
が、バスにロー論理レベルからハイ論理レベルへの遷移
が生じたことを表している場合、パルス発生器回路１５
０はＣＨ出力にパルスを送り出す。受信器１０６の出力
がバスにハイ論理レベルからロー論理レベルへの遷移が
生じたことを表している場合、パルス発生器回路１５０
はＣＬ出力にパルスを送り出す。
【０００８】望ましい実施態様の場合、受信器１０６の
出力は、ＮＡＮＤゲート１０８の第１の入力、ＮＯＲゲ
ート１１０の第１の入力、及び、遅延装置１１２の入力
に接続される。遅延装置１１２の出力はインバータ１２
８の入力に接続される。インバータ１２８の出力はＮＡ
ＮＤゲート１０８の第２の入力及びＮＯＲゲート１１０
の第２の入力に接続される。ＮＡＮＤゲート１０８の出
力はノードＣＨである。ＮＯＲゲート１１０の出力はノ
ードＣＬである。ＮＡＮＤゲート１０８の出力、すなわ
ちノードＣＨは、ｐチャネル電界効果トランジスタ（Ｐ
ＦＥＴ）１１４のゲートに接続される。ＰＦＥＴ１１４
のドレインはハイ論理レベルを画定する電源に接続され
る。図１の場合、これは正電源ＶＤＤである。ＰＦＥＴ
１１４のソースは、パッド１０２に接続される。パッド
１０２に接続されたバス・スタブにおける反射を最小限
に抑えるために、ＰＦＥＴ１１４の寸法は、ＰＦＥＴ１
１４がオンになったときのそのインピーダンスがパッド
１０２に接続されたバス・スタブのインピーダンスに近
似するように選択するのが望ましい。
出力は、ＮＡＮＤゲート１０８の第１の入力、ＮＯＲゲ
ート１１０の第１の入力、及び、遅延装置１１２の入力
に接続される。遅延装置１１２の出力はインバータ１２
８の入力に接続される。インバータ１２８の出力はＮＡ
ＮＤゲート１０８の第２の入力及びＮＯＲゲート１１０
の第２の入力に接続される。ＮＡＮＤゲート１０８の出
力はノードＣＨである。ＮＯＲゲート１１０の出力はノ
ードＣＬである。ＮＡＮＤゲート１０８の出力、すなわ
ちノードＣＨは、ｐチャネル電界効果トランジスタ（Ｐ
ＦＥＴ）１１４のゲートに接続される。ＰＦＥＴ１１４
のドレインはハイ論理レベルを画定する電源に接続され
る。図１の場合、これは正電源ＶＤＤである。ＰＦＥＴ
１１４のソースは、パッド１０２に接続される。パッド
１０２に接続されたバス・スタブにおける反射を最小限
に抑えるために、ＰＦＥＴ１１４の寸法は、ＰＦＥＴ１
１４がオンになったときのそのインピーダンスがパッド
１０２に接続されたバス・スタブのインピーダンスに近
似するように選択するのが望ましい。
【０００９】遅延装置１１２は、いくつかの方法で構成
することが可能である。遅延装置の入力と出力の間に接
続された抵抗器と、その出力から負電源ＧＮＤに接続さ
れたコンデンサから構成されるＲＣネットワークを利用
することが可能である。直列に接続された複数のインバ
ータを利用することも可能である。これらのインバータ
は、インバータの速度を調整して、プロセス、電圧、及
び温度の変動を補償する補償回路に接続することが可能
である。駆動の競合を回避するために、遅延装置がもた
らす遅延量は、バスのサイクル時間より短くすべきであ
る。
することが可能である。遅延装置の入力と出力の間に接
続された抵抗器と、その出力から負電源ＧＮＤに接続さ
れたコンデンサから構成されるＲＣネットワークを利用
することが可能である。直列に接続された複数のインバ
ータを利用することも可能である。これらのインバータ
は、インバータの速度を調整して、プロセス、電圧、及
び温度の変動を補償する補償回路に接続することが可能
である。駆動の競合を回避するために、遅延装置がもた
らす遅延量は、バスのサイクル時間より短くすべきであ
る。
【００１０】ＮＯＲゲート１１０の出力、すなわちノー
ドＣＬは、２つのｎチャネル電界効果トランジスタ（Ｎ
ＦＥＴ）１１６及び１１８のゲートに接続される。ＮＦ
ＥＴ１１６のドレインは正の電源電圧ＶＤＤに接続され
る。ＮＦＥＴ１１６のソースはパッド１０２に接続され
る。ＮＦＥＴ１１８のドレインは、パッド１０２に接続
される。ＮＦＥＴ１１８のソースはアースに接続され
る。
ドＣＬは、２つのｎチャネル電界効果トランジスタ（Ｎ
ＦＥＴ）１１６及び１１８のゲートに接続される。ＮＦ
ＥＴ１１６のドレインは正の電源電圧ＶＤＤに接続され
る。ＮＦＥＴ１１６のソースはパッド１０２に接続され
る。ＮＦＥＴ１１８のドレインは、パッド１０２に接続
される。ＮＦＥＴ１１８のソースはアースに接続され
る。
【００１１】ＮＦＥＴ１１６及び１１８を直列に接続す
ると、該ＮＦＥＴが両方ともオンになると、パッドの電
圧をセットする抵抗分割器が形成される。この抵抗分割
器は、バスをプログラマブル電圧レベルにクランプする
働きをし、クランプ電圧が、負の電源電圧ではない、バ
スのロー論理レベルを画定する電圧に整合できるように
する。バスのロー論理レベルを画定する電圧が負の電源
電圧に等しい場合は、抵抗分割器を単一トランジスタに
置き換えることも可能である。パッド１０２に接続され
たバス・スタブにおける反射を最小限に抑えるため、Ｎ
ＦＥＴ１１６及び１１８の寸法は、ＮＦＥＴ１１６及び
１１８がオンになった時の、その並列インピーダンス
が、パッド１０２に接続されたバス・スタブのインピー
ダンスに近似するように選択することが望ましい。当該
技術者には明らかなように、ＮＦＥＴ１１６及び１１８
から構成される抵抗分割器のテブナンの等価回路は、バ
スのロー論理レベルに等しい電圧源と、並列をなすＮＦ
ＥＴ１１６及び１１８のインピーダンスになる。同様
に、当該技術者には明らかなように、バスにおけるハイ
論理レベルを画定する電圧が、正の電源電圧でなけれ
ば、２つのＰＦＥＴから構成される電圧分割器の代わり
にＰＦＥＴ１１４を用いて、バスにおけるハイ論理レベ
ルに等しい電圧源と、第２のインピーダンスから構成さ
れるテブナンの等価回路を形成することも可能である。
ると、該ＮＦＥＴが両方ともオンになると、パッドの電
圧をセットする抵抗分割器が形成される。この抵抗分割
器は、バスをプログラマブル電圧レベルにクランプする
働きをし、クランプ電圧が、負の電源電圧ではない、バ
スのロー論理レベルを画定する電圧に整合できるように
する。バスのロー論理レベルを画定する電圧が負の電源
電圧に等しい場合は、抵抗分割器を単一トランジスタに
置き換えることも可能である。パッド１０２に接続され
たバス・スタブにおける反射を最小限に抑えるため、Ｎ
ＦＥＴ１１６及び１１８の寸法は、ＮＦＥＴ１１６及び
１１８がオンになった時の、その並列インピーダンス
が、パッド１０２に接続されたバス・スタブのインピー
ダンスに近似するように選択することが望ましい。当該
技術者には明らかなように、ＮＦＥＴ１１６及び１１８
から構成される抵抗分割器のテブナンの等価回路は、バ
スのロー論理レベルに等しい電圧源と、並列をなすＮＦ
ＥＴ１１６及び１１８のインピーダンスになる。同様
に、当該技術者には明らかなように、バスにおけるハイ
論理レベルを画定する電圧が、正の電源電圧でなけれ
ば、２つのＰＦＥＴから構成される電圧分割器の代わり
にＰＦＥＴ１１４を用いて、バスにおけるハイ論理レベ
ルに等しい電圧源と、第２のインピーダンスから構成さ
れるテブナンの等価回路を形成することも可能である。
【００１２】ＣＬが切換わる時にＮＦＥＴ１１６及び１
１８のゲート・キャパシタンスによってバスに放出され
る電荷を補償するようにするのも望ましい。この補償
は、インバータ１２０及びコンデンサ１２２によって実
施することが可能である。インバータ１２０に対する入
力はノードＣＬに接続される。インバータ１２０の出力
はコンデンサ１２２の端子の１つに接続される。コンデ
ンサ１２２のもう１つの端子はパッド１０２に接続され
る。ノードＣＬが切換わると、インバータ１２０の出力
はそれとは逆方向に切換わる。この結果、コンデンサ１
２２は、ＮＦＥＴ１１６及び１１８のゲート・キャパシ
タンスによってパッド１０２に付加される電荷またはパ
ッド１０２から除去される電荷とは逆になるように、パ
ッド１０２に電荷を付加するか、または、パッド１０２
から電荷を除去する。こうして、パッド１０２、ひいて
はバスに放出される電荷の少なくとも一部は、インバー
タ１２０及びコンデンサ１２２によって補償される。同
様に、ＣＨが切換わるときにＰＦＥＴ１１４のゲート・
コンデンサによってバスに放出される電荷を補償するこ
とが望ましい場合もある。これは、その入力がＣＨ及び
もう１つのコンデンサに接続されたインバータによって
実施可能である。
１８のゲート・キャパシタンスによってバスに放出され
る電荷を補償するようにするのも望ましい。この補償
は、インバータ１２０及びコンデンサ１２２によって実
施することが可能である。インバータ１２０に対する入
力はノードＣＬに接続される。インバータ１２０の出力
はコンデンサ１２２の端子の１つに接続される。コンデ
ンサ１２２のもう１つの端子はパッド１０２に接続され
る。ノードＣＬが切換わると、インバータ１２０の出力
はそれとは逆方向に切換わる。この結果、コンデンサ１
２２は、ＮＦＥＴ１１６及び１１８のゲート・キャパシ
タンスによってパッド１０２に付加される電荷またはパ
ッド１０２から除去される電荷とは逆になるように、パ
ッド１０２に電荷を付加するか、または、パッド１０２
から電荷を除去する。こうして、パッド１０２、ひいて
はバスに放出される電荷の少なくとも一部は、インバー
タ１２０及びコンデンサ１２２によって補償される。同
様に、ＣＨが切換わるときにＰＦＥＴ１１４のゲート・
コンデンサによってバスに放出される電荷を補償するこ
とが望ましい場合もある。これは、その入力がＣＨ及び
もう１つのコンデンサに接続されたインバータによって
実施可能である。
【００１３】もちろん、請求の範囲に記載の発明は、望
ましい実施態様によって限定されるべきものではなく、
本発明の概念の範囲及び精神の内に他の修正及び変更を
包含するものである。例えば、本発明の説明は、複数の
スタブを備えたバスにおける信号のクランプに関連して
行われてきた。しかし、ある２点間を結ぶ、スタブのな
い信号ラインにおいても容易に利用することが可能であ
る。解説した実施態様は、例証のためのものとみなすべ
きであって、限定とみなすべきではなく、本発明の範囲
は、以上の説明よってではなく、特許請求の範囲によっ
て明らかにされている。
ましい実施態様によって限定されるべきものではなく、
本発明の概念の範囲及び精神の内に他の修正及び変更を
包含するものである。例えば、本発明の説明は、複数の
スタブを備えたバスにおける信号のクランプに関連して
行われてきた。しかし、ある２点間を結ぶ、スタブのな
い信号ラインにおいても容易に利用することが可能であ
る。解説した実施態様は、例証のためのものとみなすべ
きであって、限定とみなすべきではなく、本発明の範囲
は、以上の説明よってではなく、特許請求の範囲によっ
て明らかにされている。
【００１４】〔実施態様〕なお、本発明の実施態様の例
を以下に示す。
を以下に示す。
【００１５】〔実施態様１〕 信号のノイズを低減する
方法であって、（ａ）第１の電圧レベルから第２の電圧
レベルへの信号の遷移を検出するステップ（２０２）
と、（ｂ）前記第２の電圧レベルが第１の電圧範囲内に
ある場合、第１のクランプ装置をオンにするステップで
あって、前記第１の電圧範囲はロー論理レベルを画定す
ることと、前記第１のクランプ装置は前記信号に接続さ
れることと、前記第１のクランプ装置は、オンになる
と、第１の電圧源と、前記信号と論理基準電圧の間に直
列に接続された第１のインピーダンスから構成される第
１のテブナンの等価回路を形成することを特徴とするス
テップ（２０６）と、（ｃ）前記第２の電圧レベルが第
２の電圧範囲内にある場合、第２のクランプ装置をオン
にするステップであって、前記第２の電圧範囲はハイ論
理レベルを画定することと、前記第２のクランプ装置は
前記信号に接続されることと、前記第２のクランプ装置
は、オンになると、第２の電圧源と、前記信号と論理基
準電圧の間に直列に接続された第２のインピーダンスか
ら構成される第２のテブナンの等価回路を形成すること
を特徴とするステップ（２０８）と、（ｄ）前記第１の
クランプ装置と前記第２のクランプ装置の一方がオンに
なっている時間期間にわたって待機するステップ（２１
０）と、（ｅ）オンになっている前記第１のクランプ装
置と前記第２のクランプ装置の前記一方をオフにするス
テップ（２１２）とを設けて成る方法。
方法であって、（ａ）第１の電圧レベルから第２の電圧
レベルへの信号の遷移を検出するステップ（２０２）
と、（ｂ）前記第２の電圧レベルが第１の電圧範囲内に
ある場合、第１のクランプ装置をオンにするステップで
あって、前記第１の電圧範囲はロー論理レベルを画定す
ることと、前記第１のクランプ装置は前記信号に接続さ
れることと、前記第１のクランプ装置は、オンになる
と、第１の電圧源と、前記信号と論理基準電圧の間に直
列に接続された第１のインピーダンスから構成される第
１のテブナンの等価回路を形成することを特徴とするス
テップ（２０６）と、（ｃ）前記第２の電圧レベルが第
２の電圧範囲内にある場合、第２のクランプ装置をオン
にするステップであって、前記第２の電圧範囲はハイ論
理レベルを画定することと、前記第２のクランプ装置は
前記信号に接続されることと、前記第２のクランプ装置
は、オンになると、第２の電圧源と、前記信号と論理基
準電圧の間に直列に接続された第２のインピーダンスか
ら構成される第２のテブナンの等価回路を形成すること
を特徴とするステップ（２０８）と、（ｄ）前記第１の
クランプ装置と前記第２のクランプ装置の一方がオンに
なっている時間期間にわたって待機するステップ（２１
０）と、（ｅ）オンになっている前記第１のクランプ装
置と前記第２のクランプ装置の前記一方をオフにするス
テップ（２１２）とを設けて成る方法。
【００１６】〔実施態様２〕 信号のノイズを低減する
ための装置であって、受信器出力と受信器入力を備えた
受信器（１０６）であって、前記受信器入力が前記信号
に接続され、前記受信器出力が、前記信号がロー論理レ
ベルかハイ論理レベルかを示す受信器（１０６）と、パ
ルス発生器入力、クランプ・ハイ出力（ＣＨ）、及びク
ランプ・ロー出力（ＣＬ）を備えたパルス発生器（１５
０）であって、前記パルス発生器入力が前記受信器出力
に結合され、前記クランプ・ハイ出力が前記パルス発生
器入力に応答して、前記パルス発生器入力が前記信号が
ロー論理レベルからハイ論理レベルに遷移したことを示
した時に、第１のパルスを発生し、さらに、前記クラン
プ・ロー出力が前記パルス発生器入力に応答して、前記
パルス発生器入力が前記信号がハイ論理レベルからロー
論理レベルに遷移したことを示した時に第２のパルスを
発生するように構成されたパルス発生器（１５０）と、
前記クランプ・ハイ出力に結合されて、オンになると、
前記信号と第１の電源ノードの間に無限でない第１のイ
ンピーダンスを生じる第１のクランプ装置（１１４）で
あって、前記第１のパルスの期間だけオンになる第１の
クランプ装置（１１４）と、前記クランプ低出力に結合
されて、オンになると、前記信号と第２の電源ノードと
の間に無限でない第２のインピーダンスを生じる第２の
クランプ装置（１１８）であって、前記第２のパルスの
期間だけオンになる第２のクランプ装置（１１８）とを
設けて成る装置。
ための装置であって、受信器出力と受信器入力を備えた
受信器（１０６）であって、前記受信器入力が前記信号
に接続され、前記受信器出力が、前記信号がロー論理レ
ベルかハイ論理レベルかを示す受信器（１０６）と、パ
ルス発生器入力、クランプ・ハイ出力（ＣＨ）、及びク
ランプ・ロー出力（ＣＬ）を備えたパルス発生器（１５
０）であって、前記パルス発生器入力が前記受信器出力
に結合され、前記クランプ・ハイ出力が前記パルス発生
器入力に応答して、前記パルス発生器入力が前記信号が
ロー論理レベルからハイ論理レベルに遷移したことを示
した時に、第１のパルスを発生し、さらに、前記クラン
プ・ロー出力が前記パルス発生器入力に応答して、前記
パルス発生器入力が前記信号がハイ論理レベルからロー
論理レベルに遷移したことを示した時に第２のパルスを
発生するように構成されたパルス発生器（１５０）と、
前記クランプ・ハイ出力に結合されて、オンになると、
前記信号と第１の電源ノードの間に無限でない第１のイ
ンピーダンスを生じる第１のクランプ装置（１１４）で
あって、前記第１のパルスの期間だけオンになる第１の
クランプ装置（１１４）と、前記クランプ低出力に結合
されて、オンになると、前記信号と第２の電源ノードと
の間に無限でない第２のインピーダンスを生じる第２の
クランプ装置（１１８）であって、前記第２のパルスの
期間だけオンになる第２のクランプ装置（１１８）とを
設けて成る装置。
【００１７】〔実施態様３〕 前記クランプ・ロー出力
に結合されて、オンになると、前記信号と前記第１の電
源ノードの間に無限でない第３のインピーダンスを生
じ、前記第２のパルスの期間だけオンになる第３のクラ
ンプ装置（１１６）がさらに含まれていることを特徴と
する、実施態様２に記載の装置。
に結合されて、オンになると、前記信号と前記第１の電
源ノードの間に無限でない第３のインピーダンスを生
じ、前記第２のパルスの期間だけオンになる第３のクラ
ンプ装置（１１６）がさらに含まれていることを特徴と
する、実施態様２に記載の装置。
【００１８】〔実施態様４〕 前記クランプ・ハイ出力
に結合されて、オンになると、前記信号と前記第２の電
源ノードの間に無限でない第４のインピーダンスを生
じ、前記第１のパルスの間だけオンになる第４のクラン
プ装置がさらに含まれていることを特徴とする、実施態
様２または実施態様３に記載の装置。
に結合されて、オンになると、前記信号と前記第２の電
源ノードの間に無限でない第４のインピーダンスを生
じ、前記第１のパルスの間だけオンになる第４のクラン
プ装置がさらに含まれていることを特徴とする、実施態
様２または実施態様３に記載の装置。
【００１９】〔実施態様５〕 前記パルス発生器に、遅
延入力と遅延出力を備えた遅延装置（１１２）が含まれ
ていることと、前記遅延出力は、一定の時間期間遅延さ
れた後、前記遅延入力に続いて振舞うことと、前記遅延
入力が前記受信器出力に結合されることを特徴とする、
実施態様２乃至実施態様４のいずれか一項に記載の装
置。
延入力と遅延出力を備えた遅延装置（１１２）が含まれ
ていることと、前記遅延出力は、一定の時間期間遅延さ
れた後、前記遅延入力に続いて振舞うことと、前記遅延
入力が前記受信器出力に結合されることを特徴とする、
実施態様２乃至実施態様４のいずれか一項に記載の装
置。
【００２０】〔実施態様６〕 前記パルス発生器に、Ｎ
ＡＮＤゲート（１０８）とＮＯＲゲート（１１０）が含
まれることと、前記ＮＡＮＤゲート（１０８）と前記Ｎ
ＯＲゲート（１１０）はともに、前記受信器出力と前記
遅延出力の両方に結合される入力を備えることを特徴と
する、実施態様２乃至実施態様５のいずれか一項に記載
の装置。
ＡＮＤゲート（１０８）とＮＯＲゲート（１１０）が含
まれることと、前記ＮＡＮＤゲート（１０８）と前記Ｎ
ＯＲゲート（１１０）はともに、前記受信器出力と前記
遅延出力の両方に結合される入力を備えることを特徴と
する、実施態様２乃至実施態様５のいずれか一項に記載
の装置。
【００２１】〔実施態様７〕 前記ＮＡＮＤゲート（１
０８）がＮＡＮＤ出力を備え、前記ＮＯＲゲート（１１
０）がＮＯＲ出力を備えることと、前記ＮＡＮＤ出力が
前記クランプ・ハイ出力を備え、前記ＮＯＲ出力が前記
クランプ・ロー出力を備えることを特徴とする、実施態
様６に記載の装置。
０８）がＮＡＮＤ出力を備え、前記ＮＯＲゲート（１１
０）がＮＯＲ出力を備えることと、前記ＮＡＮＤ出力が
前記クランプ・ハイ出力を備え、前記ＮＯＲ出力が前記
クランプ・ロー出力を備えることを特徴とする、実施態
様６に記載の装置。
【００２２】〔実施態様８〕 前記第１のクランプ装置
（１１４）は電界効果トランジスタであり、前記第２の
クランプ装置（１１８）は電界効果トランジスタである
ことを特徴とする、実施態様２に記載の装置。
（１１４）は電界効果トランジスタであり、前記第２の
クランプ装置（１１８）は電界効果トランジスタである
ことを特徴とする、実施態様２に記載の装置。
【００２３】〔実施態様９〕 前記第３のクランプ装置
（１１６）は電界効果トランジスタであり、前記第４の
クランプ装置は電界効果トランジスタであることを特徴
とする、実施態様３または実施態様４に記載の装置。
（１１６）は電界効果トランジスタであり、前記第４の
クランプ装置は電界効果トランジスタであることを特徴
とする、実施態様３または実施態様４に記載の装置。
【００２４】〔実施態様１０〕 前記第１のクランプ装
置（１１４）は電界効果トランジスタであり、前記第２
のクランプ装置（１１８）は電解効果トランジスタであ
り、前記第３のクランプ装置（１１６）は電界効果トラ
ンジスタであり、前記第４のクランプ装置は電界効果ト
ランジスタであることを特徴とする、実施態様５乃至実
施態様７のいずれか一項に記載の装置。
置（１１４）は電界効果トランジスタであり、前記第２
のクランプ装置（１１８）は電解効果トランジスタであ
り、前記第３のクランプ装置（１１６）は電界効果トラ
ンジスタであり、前記第４のクランプ装置は電界効果ト
ランジスタであることを特徴とする、実施態様５乃至実
施態様７のいずれか一項に記載の装置。
【図１】本発明を実施する回路の概略図である。
【図２】反射波のエネルギを低減させるために、本発明
によって実施されるステップを表した流れ図である。
によって実施されるステップを表した流れ図である。
１０２ パッド １０４ ドライバ １０６ 受信器 １０８ ＮＡＮＤゲート １１０ ＮＯＲゲート １１２ 遅延装置 １１４ ＰＦＥＴ １１６ ＮＦＥＴ １１８ ＮＦＥＴ １２０ インバータ １２２ コンデンサ １２８ インバータ １５０ パルス発生器
Claims (1)
- 【請求項１】 信号のノイズを低減する方法であって、 （ａ）第１の電圧レベルから第２の電圧レベルへの信号
の遷移を検出するステップと、 （ｂ）前記第２の電圧レベルが第１の電圧範囲内にある
場合、第１のクランプ装置をオンにするステップであっ
て、 前記第１の電圧範囲はロー論理レベルを画定すること
と、 前記第１のクランプ装置は前記信号に接続されること
と、 前記第１のクランプ装置は、オンになると、第１の電圧
源と、前記信号と論理基準電圧の間に直列に接続された
第１のインピーダンスから構成される第１のテブナンの
等価回路を形成することを特徴とするステップと、 （ｃ）前記第２の電圧レベルが第２の電圧範囲内にある
場合、第２のクランプ装置をオンにするステップであっ
て、 前記第２の電圧範囲はハイ論理レベルを画定すること
と、 前記第２のクランプ装置は前記信号に接続されること
と、 前記第２のクランプ装置は、オンになると、第２の電圧
源と、前記信号と論理基準電圧の間に直列に接続された
第２のインピーダンスから構成される第２のテブナンの
等価回路を形成することを特徴とするステップと、 （ｄ）前記第１のクランプ装置と前記第２のクランプ装
置の一方がオンになっている時間期間にわたって待機す
るステップと、 （ｅ）オンになっている前記第１のクランプ装置と前記
第２のクランプ装置の前記一方をオフにするステップと
を設けて成る方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US932,438 | 1992-08-19 | ||
| US08/932,438 US5949825A (en) | 1997-09-17 | 1997-09-17 | Regenerative clamp for multi-drop busses |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11154045A true JPH11154045A (ja) | 1999-06-08 |
| JP4475692B2 JP4475692B2 (ja) | 2010-06-09 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23984598A Expired - Fee Related JP4475692B2 (ja) | 1997-09-17 | 1998-08-26 | バス信号ノイズ低減方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5949825A (ja) |
| EP (1) | EP0903853A3 (ja) |
| JP (1) | JP4475692B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002269035A (ja) * | 2001-03-09 | 2002-09-20 | Canon Inc | シリアル通信装置，シリアル通信方法，シリアル通信のための記憶媒体およびプログラム |
| JP2011244347A (ja) * | 2010-05-20 | 2011-12-01 | Nippon Soken Inc | 差動通信装置 |
| CN102790735A (zh) * | 2011-05-16 | 2012-11-21 | 株式会社电装 | 振铃抑制电路 |
| JP2012244220A (ja) * | 2011-05-16 | 2012-12-10 | Nippon Soken Inc | リンギング抑制回路 |
| JP2012257205A (ja) * | 2011-05-16 | 2012-12-27 | Nippon Soken Inc | リンギング抑制回路 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6275088B1 (en) * | 1997-09-30 | 2001-08-14 | Intel Corporation | Method and apparatus for dynamic impedance clamping of a digital signal delivered over a transmission line |
| US6694444B1 (en) * | 2000-06-30 | 2004-02-17 | Intel Corporation | System and method for reducing over-shoot and ringback by delaying input and establishing a synchronized pulse over which clamping is applied |
| US20030160630A1 (en) * | 2002-02-27 | 2003-08-28 | Adrian Earle | Bidirectional edge accelerator circuit |
| US6756862B2 (en) * | 2002-06-21 | 2004-06-29 | Hewlett-Packard Development Company, L.P. | Six-drop bus with matched response |
| US6744332B2 (en) * | 2002-06-21 | 2004-06-01 | Hewlett-Packard Development Company, L.P. | Four-drop bus with matched response |
| US7138821B2 (en) * | 2002-11-18 | 2006-11-21 | Koninklijke Philips Electronics N.V. | Digital filter circuit and method for blocking a transmission line reflection signal |
| US7212058B2 (en) * | 2004-03-10 | 2007-05-01 | Power Integrations, Inc. | Method and apparatus for robust mode selection with low power consumption |
| JP6538768B2 (ja) * | 2016-08-23 | 2019-07-03 | 株式会社Ｓｏｋｅｎ | リンギング抑制回路及びリンギング抑制方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4647797A (en) * | 1984-08-23 | 1987-03-03 | Ncr Corporation | Assist circuit for improving the rise time of an electronic signal |
| US5345113A (en) * | 1993-05-19 | 1994-09-06 | Unisys Corporation | Control module for reducing ringing in digital signals on a transmission line |
| US5585740A (en) * | 1993-12-10 | 1996-12-17 | Ncr Corporation | CMOS low output voltage bus driver with controlled clamps |
| US5514979A (en) * | 1994-11-28 | 1996-05-07 | Unisys Corporation | Methods and apparatus for dynamically reducing ringing of driver output signal |
| US5485107A (en) * | 1995-01-09 | 1996-01-16 | Unisys Corporation | Backplane driver circuit |
| GB9502646D0 (en) * | 1995-02-10 | 1995-03-29 | Texas Instruments Ltd | Bus maintenance circuit |
| US5546016A (en) * | 1995-07-03 | 1996-08-13 | Intel Corporation | MOS termination for low power signaling |
-
1997
- 1997-09-17 US US08/932,438 patent/US5949825A/en not_active Expired - Fee Related
-
1998
- 1998-08-25 EP EP98306793A patent/EP0903853A3/en not_active Withdrawn
- 1998-08-26 JP JP23984598A patent/JP4475692B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002269035A (ja) * | 2001-03-09 | 2002-09-20 | Canon Inc | シリアル通信装置，シリアル通信方法，シリアル通信のための記憶媒体およびプログラム |
| JP2011244347A (ja) * | 2010-05-20 | 2011-12-01 | Nippon Soken Inc | 差動通信装置 |
| CN102790735A (zh) * | 2011-05-16 | 2012-11-21 | 株式会社电装 | 振铃抑制电路 |
| JP2012244220A (ja) * | 2011-05-16 | 2012-12-10 | Nippon Soken Inc | リンギング抑制回路 |
| JP2012257205A (ja) * | 2011-05-16 | 2012-12-27 | Nippon Soken Inc | リンギング抑制回路 |
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| JP4475692B2 (ja) | 2010-06-09 |
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