CN103023482B

CN103023482B - 隔离接口电路

Info

Publication number: CN103023482B
Application number: CN201210482451.4A
Authority: CN
Inventors: 杨大勇
Original assignee: System General Corp Taiwan
Current assignee: Fairchild Taiwan Corp
Priority date: 2011-11-23
Filing date: 2012-11-23
Publication date: 2016-04-27
Anticipated expiration: 2032-11-23
Also published as: US8902999B2; US20130127510A1; TW201330505A; CN103023482A; TWI506952B

Abstract

本发明提供一种隔离接口电路。所述隔离接口电路包括发射电路及接收电路。所述发射电路经配置以接收第一串行接口信号及第二串行接口信号，用于产生差分极性脉冲信号。所述接收电路经配置以接收所述差分极性脉冲信号，用于产生第一串行接口信号及第二串行接口信号。所述差分极性脉冲信号是响应于第一串行接口信号及第二串行接口信号产生的。所述第一串行接口信号及所述第二串行接口信号是根据所述差分极性脉冲信号产生的。在一个周期中，只能启用发射电路及接收电路中的一个。

Description

隔离接口电路

技术领域

本发明是有关于功率管理用的装置，且具体来说是有关于一种隔离接口电路。

背景技术

智能总线是功率管理装置中使用的一种常用接口电路，它类似于I²C接口，智能总线的开发是作为微控制器的一种接口标准，能提供用于功率管理及控制的简单并且灵活的串行接口电路。但是，智能总线无法应用于具有不同接地电平的系统。因此，需要解决如何为功率管理，特别是为了具有不同电压及接地电平的系统，提供一种隔离接口电路的问题。

发明内容

附图说明

附图是为了帮助进一步理解本发明，附图并入本说明书中并且构成本说明书的一部分。附图说明本发明的实施例，并且与说明书一起用于阐释本发明的原理。

图1是本发明的隔离接口电路的第一实施例的示意图；

图2是本发明的隔离接口电路的第二实施例的示意图；

图3是本发明的隔离接口电路的第三实施例的框图；

图4是本发明的隔离接口电路的第四实施例的示意图；

图5是本发明的信号S_DA、S_CL、x、y及ENB的波形；

图6是本发明的信号S_DA、S_CL、x、y及信号T_D的波形；

图7是本发明的隔离接口电路的一个实施例的框图；

图8是图7中的发射器的框图；

图9是图8中的电路110的框图；

图10是图8中的电路300的框图；

图11是图7中的接收器200的框图；

图12是图11中的电路210的框图；

图13是图11中的电路400的框图；

图14是图10及图12中的脉冲产生器的参考电路；

图15是图9中的脉冲产生器的参考电路；

图16是本发明的脉冲产生器的波形。

具体实施方式

图1是本发明的隔离接口电路的第一实施例的示意图。隔离接口电路10经配置以接收/产生串行接口信号S_DA及S_CL，并且具有与电路20及30通信的端口X及Y。信号S_DA表示串行接口的数据信号，而信号S_CL表示串行接口的时钟信号。端口X、Y的输出阻抗较低，但是端口X、Y的输入阻抗较高。差分极性脉冲信号x及y是由电路10产生，并且从端口X及Y输出。因为信号x及y的脉冲宽度较短，通常小于300毫微秒，所以电容器40、45...50、55的电容可能非常小。电路20及30进一步分别耦合到信号S_{DA_1}、S_{CL_1}、...、S_{DA_N}、S_{CL_N}。即使信号S_DA、S_CL的接地电平不同于信号S_{DA_1}、S_{CL_1}...S_{DA_N}、S_{CL_N}的接地电平，信号S_DA及S_CL仍然可以通过电路10、20、...、30及电容器40、45、...、50、55与信号S_{DA_1}、S_{CL_1}...、S_{DA_N}、S_{CL_N}通信。

图2是本发明的隔离接口电路的第二实施例的示意图，其中图1中的电容器40、45及电容器50、55用图2中的小型脉冲变压器60及65取代。脉冲变压器60及65可以提供高隔离。

图3是本发明的隔离接口电路的第三实施例的框图。本实施例被应用于电池管理系统，例如电池单元电压监测器、单元平衡充电/放电及电池保护等等。电池单元71到76相互串联连接，并且分别耦合到从属电池控制器80及主电池控制器85。主电池控制器85的接地电平不同于从属电池控制器80的接地电平。主电池控制器85包括一个隔离接口电路86，耦合到串行接口信号S_{DA_M}及S_{CL_M}。隔离接口电路86产生与隔离接口电路81的信号x_s、y_s相关的信号x_m及y_m。主控制器85通过电容器90及91耦合到从属控制器80。从属电池控制器80的隔离接口电路81还与串行接口信号S_{DA_S}及S_{CL_S}相关。电池管理电路86能够通过一对电容器90及91与电池管理电路81通信。虽然主电池控制器85的接地电平不同于从属电池控制器80的接地电平，但是串行接口信号S_{DA_M}、S_{CL_M}仍然可以与串行接口信号S_{DA_S}、S_{CL_S}通信。隔离接口电路81及86与图1及图2所示的电路10的功能相同。

图4是本发明的隔离接口电路的第四实施例的示意图，其中小型脉冲变压器93用于取代图3所示的电容器90及91。电池管理电路86可以通过变压器93与电池管理电路81通信。

图5是本发明的信号S_DA、S_CL、x、y及ENB的波形。所述波形表示从信号S_DA、S_CL传递到信号x、y的信息。图1及图2中的电路10响应于串行接口信号S_DA、S_CL的输入产生信号x、y及ENB。当信号ENB被启用(逻辑高)时，端口X及Y具有低输出阻抗，相反，当信号ENB被停用(逻辑低)时，端口X及Y具有高输出阻抗。信号ENB是具有特定周期(例如，小于2微秒)的脉冲信号。串行接口信号S_DA及S_CL包括具有开始位(startbit)S及停止位(stopbit)E的帧中的信息。串行接口信号S_DA及S_CL的信息可包括开始位(S)与停止位(E)之间的命令(COM)、地址(ADDR)或数据(DAT)。空位(dummybit)D设置在串行接口信号S_DA及S_CL的信息与停止位(E)之间。在正常状况下，信号S_DA及S_CL保持在逻辑高状态。当信号S_CL保持在逻辑高状态而信号S_DA改变成逻辑低状态时，识别开始位S(编号510)。当信号S_CL保持在逻辑高状态而信号S_DA改变成逻辑高状态时，识别停止位E(编号520)。在信号S_CL的显是逻辑低状态到逻辑高状态的周期期间，可以获得信号S_DA的信息(例如，命令(COM)、地址(ADDR)或数据(DAT))。只能在信号S_CL处于逻辑低状态期间改变信号S_DA的信息。

电路10响应于开始位(S)、停止位(E)及信息的启用而产生信号ENB。信号x及y是差分极性脉冲信号。在特定周期(信号ENB的启用周期)期间，脉冲信号x及y的极性表示逻辑高或逻辑低状态。在信号ENB的启用周期期间，与脉冲信号x及y的极性相关联起来的数值表示开始位(S)、停止位(E)或信息(例如，图5中呈现的“1”、“0”、“1”、“0”、“0”)。

举例来说，在信号ENB的启用周期期间，信号x及y中的两个正极性脉冲指示开始位(S)。在信号ENB的启用周期期间，信号x及y中的两个负极性脉冲指示停止位(E)。只有在信号x及y中的信号ENB的启用周期期间所产生的一个脉冲用以表示所述信息；正极性脉冲(例如图5中的“1”)表示逻辑高状态，并且负极性脉冲(例如图5中的“0”)表示逻辑低状态。

图6是本发明的信号S_DA、S_CL、x、y及信号T_D的波形，其显示了从信号x、y传递到信号S_DA及S_CL的信息。信号T_D是时间延迟信号，其提供时间帧及特定周期以识别信号x及y的脉冲量。图1及图2中的电路10响应于信号x及y的输入产生信号S_DA、S_CL及T_D。

电路10响应于信号x及y的启用而产生信号T_D。在特定周期(信号T_D的启用周期)期间，脉冲信号x及y的极性表示逻辑高状态或逻辑低状态。在所述特定周期(信号T_D的启用周期)期间，脉冲信号x及y的与极性相关联起来的数值表示开始位(S)、停止位(E)或信息(例如，图6中呈现的“1”、“0”、“1”、“0”、“0”)。

举例来说，在信号T_D的启用周期期间：

(1)两个正极性脉冲指示开始位(S)。电路10产生信号S_DA及S_CL的开始位时序序列(timingsequence)。当信号S_DA变成逻辑低时，信号S_CL保持在逻辑高。当检测到信号x、y的第二正极性脉冲时，信号S_DA将处在逻辑低。

(2)两个负极性脉冲指示停止位(E)。电路10产生信号S_DA、S_CL的停止位时序序列。信号S_CL保持在逻辑高，并且信号S_DA变成逻辑低。当检测到信号x、y的第二负极性脉冲时，信号S_DA将为逻辑高。

(3)其它检测到的极性脉冲表示所述信息。当极性脉冲的一个正极性脉冲处在逻辑高时，极性脉冲的负极性脉冲处在逻辑低。电路10产生信号S_DA及S_CL的信息。信号S_DA的信息响应于信号T_D的下降沿(fallingedge)而产生或更改。当产生或更改信号S_DA的信息时，信号S_CL保持在逻辑低状态。当信号S_DA稳定时，且在信号T_D的逻辑低周期期间，电路10产生信号S_CL的时钟脉冲(例如，从低到高及从高到低的周期)。

图7是本发明的隔离接口电路的一个实施例的框图，例如图1到图4中的电路10、20、30、81及86。寄存器电路95经配置以接收串行接口信号S_DA及S_CL，用于产生锁存信号T_XS及R_XS。信号T_XS经配置以启用发射器(T_X)100，用于将数据从串行接口(信号S_DA及S_CL)传递到隔离接口(信号x及y)。换言之，发射器100接收信号S_DA及S_CL，用于响应于信号S_DA及S_CL产生差分极性脉冲信号x、y。发射器100可被视为发射电路，而信号S_DA及S_CL可被视为第一串行接口信号及第二串行接口信号。信号R_XS经配置以启用接收器(R_X)200，用于将数据从隔离接口(信号x及y)传递到串行接口(信号S_DA及S_CL)。换言之，接收器200接收差分极性脉冲信号x、y，用于响应于差分极性脉冲信号x、y而产生信号S_DA及S_CL。接收器200可被视为接收电路。发射器100响应于发射器100的输入信号S_DA、S_CL及T_XS产生信号O_X、O_Y及ENB。信号O_X、O_Y及ENB经配置以通过三态缓冲器(tri-statebuffer)105及三态缓冲器205产生信号x及y。当信号ENB被停用(在逻辑低状态下)时，三态缓冲器105及三态缓冲器205具有高阻抗输出。接收器200响应于信号x、y及R_XS产生信号S_DA及S_CL。信号S_DA及S_CL的输出是接通漏极(接通集电极)信号，并且被电阻器所拉高。因此，将信号S_DA及S_CL与其它串行接口信号并联连接是可行的。也就是说，信号S_DA(第一串行接口信号)可并联连接到另一隔离接口电路的另一信号S_DA，且信号S_CL(第二串行接口信号)可并联连接到另一隔离接口电路的另一信号S_CL。差分极性脉冲信号x、y可通过一对电容器或变压器并联连接到另一隔离接口电路的另一差分极性脉冲信号。在一个周期中，变压器100及接收器200中只有一个可以被信号T_XS及R_XS启用。

图8是图7中的发射器的框图。电路110经配置以接收信号S_DA、S_CL、T_XS及时钟信号CK，用于产生开始信号T_STR、停止信号T_STOP及脉冲信号SPLS、脉冲信号DPLS。开始信号T_STR表示在串行接口中检测到开始位(S)(信号S_DA、S_CL)。停止信号T_STOP表示在串行接口中检测到停止位(E)(信号S_DA、S_CL)。电路110将响应于检测到串行接口的开始位(S)及停止位(E)(信号S_DA、S_CL)而产生脉冲信号DPLS的两个脉冲。当开始信号T_STR被启用时，电路110将响应于信号S_CL而产生脉冲信号SPLS的一个脉冲。电路300响应于信号S_DA、S_CL、脉冲信号SPLS、脉冲信号DPLS、T_STR、T_STOP而产生信号O_X、O_Y、ENB。

图9是图8中的电路110的框图。应用触发器(flip-flop)115、触发器116、触发器117、触发器118及反相器114以根据信号S_DA、S_CL及T_XS来启用信号T_STR、T_STOP。当停止信号T_STOP被启用时，开始信号T_STR将被复位。当开始信号T_STR被启用或产生信号DPLS(两个脉冲)时，停止信号T_STOP将被复位。NAND门112及AND门113经配置以根据信号P₁、P₂及触发器115的反相输出信号来复位及停用停止信号T_STOP。信号S_TR是触发器115的输出。OR门141、反相器147、AND门170、脉冲产生器160、时间延迟电路(DLY)161及触发器140、触发器145、触发器146用于响应于信号T_STR、T_STOP及时钟信号CK的启用而产生信号DPLS。脉冲产生器160经配置以经由时间延迟电路(DLY)161接收时钟信号CK，用于产生脉冲宽度比300毫微秒(nsec)短的脉冲信号。分别通过触发器140、触发器145及触发器146来输出信号P₁、P₂及P₃。

AND门123、时间延迟电路(DLY)151、脉冲产生器150、反相器121、反相器152及触发器120、触发器125是用来响应于信号T_STR及S_CL以产生信号SPLS。当启用开始信号T_STR时，信号S_CL的下降沿之后的上升沿将经由脉冲产生器150而产生信号SPLS的一个脉冲。信号SPLS的脉冲宽度比300毫微秒短。

图10是图8中的电路300的框图。触发器360用来锁存串行接口的数据(信号S_DA、S_CL)。OR门315、AND门310、311响应于信号SPLS、DPLS、T_STR及触发器360的输出而产生信号O_X。当开始信号T_STR被启用时，信号O_X将根据信号DPLS而具备两个脉冲。在此之后，当数据(触发器360的输出)是逻辑高时，信号O_X将根据信号SPLS具有一个脉冲。OR门325、反相器324、AND门320、321响应于信号SPLS、DPLS、T_STOP及触发器360的输出而产生信号O_Y。当停止信号T_STOP被启用时，信号O_Y将根据信号DPLS而具备两个脉冲。为了进行数据传递，当数据(触发器360的输出)是逻辑低时，信号O_Y将根据信号SPLS而具备一个脉冲。当产生信号O_X或O_Y时，OR门350、触发器361、反相器362、时间延迟电路365及脉冲产生器370将产生信号ENB。举例来说，脉冲产生器370的脉冲信号的脉冲宽度比2微秒短。

图11是图7中的接收器200的框图。电路210经配置以接收信号x、y及R_XS，用于产生信号DATA、START、STOP及T_D。信号DATA用以表示例如图5中的命令(COM)、地址(ADDR)或数据(DAT)等信息。信号START意味着检测到开始位(S)。信号STOP意味着检测到停止位(E)。信号T_D显示用于检测信号x、y的“启用周期”。电路400用于响应于信号DATA、START、STOP、T_D及时钟信号CLK而产生串行接口信号S_DA、S_CL。

图12是图11中的电路210的框图。电阻器211、电阻器212、电阻器213及电阻器214提供使得接收器200检测到信号x、y的偏压及输入阻抗。与电阻器211、电阻器212、电阻器213及电阻器214相关联的电容器215形成用于检测信号x、y的低通滤波器。比较器230经配置以接收信号x、y，以用于触发器240的设置，前提是如果信号x的幅值高于信号y加上阈值221的时候。比较器235经配置以接收信号x、y用于触发器240的复位，前提是如果信号y的幅值高于信号x加上阈值223的时候。触发器240产生信号DATA。信号DATA显示信号x、y的极性。当信号R_XS被启用时，OR门250、反相器252、262、脉冲产生器260、时间延迟电路261、AND门251、AND门270、AND门275及触发器256、触发器257及触发器265响应于信号x、y而产生信号START及STOP。脉冲产生器260响应于比较器230及比较器235的输出而产生信号T_D。信号T_D的脉冲宽度比2微秒短。如果在信号T_D的启用周期期间产生两个正极性脉冲，则启用信号START。如果在信号T_D的启用周期期间产生两个负极性脉冲，则启用信号STOP。

图13是图11中的电路400的框图。当启用信号R_XS时，触发器410、触发器411、触发器425、反相器412、反相器423、反相器435、NOR门450、NOR门455、晶体管460、晶体管465及NAND门413响应于信号START、STOP及T_D而产生开始位(S)序列(信号S_DA、S_CL)。当启用信号START时，触发器425及触发器426被复位，且信号S_DA立刻变成逻辑低。在此之后，触发器411经启用以响应于信号T_D的上升沿而复位触发器416、触发器430。触发器416的复位将经由NOR门455及晶体管465将信号S_CL设置成逻辑低。

信号T_D的逻辑低周期与时钟信号CLK相关联，经由反相器420及AND门421而产生信号T_CK。信号T_CK经配置以将信号DATA锁存到触发器425。触发器425的输出将经由NOR门450及晶体管460来确定信号S_DA的状态。同时，信号T_CK将启用触发器430。触发器430的输出与时钟信号CLK(经由AND门415)相关联，将触发触发器416，从而将信号S_CL设置成逻辑高。在信号S_CL变成逻辑高之后，信号S_CL在时钟信号CLK的下一时钟循环中将经由触发器431被计时成逻辑低。触发器431产生信号LOCK，所述信号经配置以更改触发器416的状态。

当启用信号STOP时，触发器426将被启用，从而经由NOR门455立刻将信号S_CL设置成逻辑高。同时，触发器410、触发器411休止(rest)。在此之后，当信号T_D变成逻辑低时，将经由反相器428及NAND门429来预先设置触发器425。触发器425的预先设置将使得信号S_DA能够为逻辑高。电阻器470及电阻器475分别用于将信号S_DA及S_CL拉高。

图14是图10及图12中的脉冲产生器的参考电路。应用触发器510、触发器520及触发器560、反相器114及AND门572来根据输入信号IN及时钟信号CK产生输出信号OUT。由脉冲产生器产生的输出信号OUT的脉冲宽度比2微秒短。

图15是图9中的脉冲产生器的参考电路。NMOS晶体管620、电流源625、电容器630、反相器610、反相器650及AND门670用于根据输入信号IN及电源电压V_CC产生输出信号OUT。电流源625耦接在NMOS晶体管620的漏极端口与电源电压V_CC之间。反相器610的输入端口接收输入信号IN，并且反相器610的输出端口耦合到NMOS晶体管620的栅极端口。电容器630耦接在NMOS晶体管620的漏极端口与接地之间。反相器650耦接在NMOS晶体管620的漏极端口与AND门670的第一输入端口之间。AND门670的第二输入端口接收输入信号IN，且AND门670的输出节点产生输出信号OUT。图16是本发明的脉冲产生器的波形。在图16中，在输入信号IN从逻辑低变成逻辑高时的时间周期期间，启用输出信号OUT。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims

1.一种隔离接口电路，其特征在于，包括：

发射电路，其经配置以接收第一串行接口信号及第二串行接口信号，用于产生差分极性脉冲信号；以及

接收电路，其经配置以接收所述差分极性脉冲信号，用于产生所述第一串行接口信号及所述第二串行接口信号，

所述差分极性脉冲信号是响应于所述第一串行接口信号及所述第二串行接口信号产生的；所述第一串行接口信号及所述第二串行接口信号是根据所述差分极性脉冲信号产生的；在一个周期中，只能启用所述发射电路及所述接收电路中的一个，

所述第一串行接口信号及所述第二串行接口信号形成一个帧，所述帧包含开始位、停止位以及数据，

所述差分极性脉冲信号能够通过一对电容器与另一隔离接口电路的另一差分极性脉冲信号并联连接。

2.根据权利要求1所述的电路，其特征在于，所述差分极性脉冲信号形成一个帧，所述帧包含开始信号、停止信号以及数据信号。

3.根据权利要求1所述的电路，其特征在于，所述差分极性脉冲信号的极性表示逻辑高或逻辑低。

4.根据权利要求1所述的电路，其特征在于，特定周期中所述差分极性脉冲信号的数值表示开始信号、停止信号或数据信号。

5.根据权利要求1所述的电路，其特征在于，特定周期中所述差分极性脉冲信号的数值及极性表示开始信号或停止信号。

6.根据权利要求1所述的电路，其特征在于，所述第一串行接口信号能够与另一隔离接口电路的另一第一串行接口信号并联连接；并且所述第二串行接口信号能够与另一隔离接口电路的另一第二串行接口信号并联连接。

7.根据权利要求1所述的电路，其特征在于，所述差分极性脉冲信号能够通过一个变压器与另一隔离接口电路的另一差分极性脉冲信号并联连接。

8.根据权利要求1所述的电路，其特征在于，所述隔离接口电路是用于电池管理系统中。

9.根据权利要求1所述的电路，其特征在于，所述隔离接口电路是用于电池管理电路中；第一电池管理电路能够通过一对电容器与第二电池管理电路通信。

10.根据权利要求1所述的电路，其特征在于，所述隔离接口电路是用于电池管理电路中；第一电池管理电路能够通过一个变压器与第二电池管理电路通信。

11.根据权利要求1所述的电路，其特征在于，所述差分极性脉冲信号的脉冲宽度比300毫微秒短。

12.根据权利要求1所述的电路，其特征在于，所述差分极性脉冲信号的输出仅在特定时间内启用；在所述特定时间之后，所述差分极性脉冲信号的所述输出变成高阻抗。

13.根据权利要求1所述的电路，其特征在于，所述差分极性脉冲信号的输入端与低通滤波器的输入端连接。