CN103985345B - 移位暂存器电路 - Google Patents

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CN103985345B CN201410201472.3A CN201410201472A CN103985345B CN 103985345 B CN103985345 B CN 103985345B CN 201410201472 A CN201410201472 A CN 201410201472A CN 103985345 B CN103985345 B CN 103985345B
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Abstract

本发明公开了一种移位暂存器电路，其包含下拉控制电路、下拉电路、栅极驱动电路、驱动单元、以及主下拉电路。下拉控制电路更与驱动单元电性相连，驱动单元用以接收多个高频时脉信号以预先致能下拉控制电路，并有效减少移位暂存器电路的应力效应。

Description

移位暂存器电路
技术领域
本发明有关于一种移位暂存器电路，尤指一种可预先致能其本身的下拉电路的移位暂存器电路。
背景技术
现有的移位暂存器依据其内部的一控制信号来决定是否输出一栅极驱动信号，且在移位暂存器不需要输出栅极驱动信号的时段中，控制信号被稳定在低电位，以避免移位暂存器在错误的时间输出栅极驱动信号。然而，控制信号在移位暂存器不需输出栅极驱动信号的时段中却常受本级高频时脉信号的影响而产生突波，进而造成移位暂存器的误动作。因此，如何在移位暂存器不需输出栅极驱动信号的时段中将上述的控制信号稳定在低电位，便成为一个重要的课题。
发明内容
为了改善上述的缺憾，本发明提出一种移位暂存器电路的实施例，其包含一下拉控制电路、一下拉电路、一栅极驱动电路、一驱动单元、以及一主下拉电路，下拉控制电路与下拉电路及驱动单元电性相连，主下拉电路并与下拉电路电性相连，下拉电路更与栅极驱动电路电性相连，其中，驱动单元用以接收多个高频时脉信号以预先致能前述的下拉控制电路。
本发明的一实施例中，上述的驱动单元更包括一第五晶体管、一第六晶体管以及一第七晶体管，第五晶体管用以接收第n-1级高频时脉信号以预先致能下拉控制电路、第六晶体管用以接收第n级高频时脉信号以致能下拉控制电路、第七晶体管则用接收第n+2级高频时脉信号以将下拉控制电路稳定于低电位状态。
本发明的一实施例中，上述的驱动单元更包括一第八晶体管、一第九晶体管、一第十晶体管、以及一第十一晶体管，第八晶体管用以接收第n-2级高频时脉信号以预先致能第九晶体管以及第十晶体管，第九晶体管用以接收第n-1级高频时脉信号以预先提供电位至下拉控制电路、第十晶体管用以接收第n级高频时脉信号并提供另一电位至下拉控制电路、第十一晶体管用以接收第n+3级高频时脉信号以将该下拉控制电路稳定于低电位状态。
根据以上所述，本发明利用多个高频时脉信号预先致能下拉电路，使突波发生时已预先致能的下拉电路可快速进行下拉，因此在不需大幅增加移位暂存器尺寸的情况下，本发明除了具有良好的下拉能力外，更因本发明利用多个高频时脉信号预先致能下拉电路因而具有较低的应力效应，使本案的移位暂存器电路具有较佳的效能及使用寿命。
附图说明
图1为本发明的移位暂存器电路实施例示意图。
图2为本发明的高频时脉信号的时序图。
图3为本发明的一实施例。
图4为本发明的实施例模拟示意图。
图5为本发明的另一实施例。
图6为本发明的另一实施例模拟示意图。
其中，附图标记：
1移位暂存器电路
10下拉控制电路
101驱动单元
11下拉电路
12主下拉电路
13上拉控制电路
14栅极驱动电路
201高频时脉信号
202第n级控制信号
203第n级下拉控制信号
301高频时脉信号
302第n级控制信号
303第n级下拉控制信号
C电容
R突波
HC(n-2)第n-2级高频时脉信号
HC(n-1)第n-1级高频时脉信号
HC(n)第n级高频时脉信号
HC(n+1)第n+1级高频时脉信号
HC(n+2)第n+2级高频时脉信号
HC(n+3)第n+3级高频时脉信号
Q(n)第n级控制信号
Q(n+2)第n+2级控制信号
G(n)第n级栅极驱动信号
G(n+4)第n+4级栅极驱动信号
P(n)第n级下拉控制信号
VSS1低电压电源
T1第一晶体管
T2第二晶体管
T3第三晶体管
T4第四晶体管
T5第五晶体管
T6第六晶体管
T7第七晶体管
T8第八晶体管
T9第九晶体管
T10第十晶体管
T11第十一晶体管
T12第十二晶体管
T13第十三晶体管
T14第十四晶体管
T15第十五晶体管
T16第十六晶体管
T17第十七晶体管
具体实施方式
请参阅图1，图1为本发明的移位暂存器电路实施例示意图，移位暂存器电路1包括：一下拉控制电路10、一下拉电路11、一主下拉电路12、一上拉控制电路13、以及一栅极驱动电路14。
前述的下拉控制电路10与前述的下拉电路11电性相连，当移位暂存器的本级控制信号被系统时脉信号，如本级高频时脉信号所影响而在不需要输出栅极驱动信号的时段产生突波时，下拉控制电路10用以驱动下拉电路11，下拉电路11可将本级控制信号的突波下拉至不需输出栅极驱动信号的低电位状态，以避免本级控制信号的突波造成栅极线在错误的周期被驱动。下拉控制电路10更可与驱动单元101电性相连，驱动单元101用以接收多个高频时脉信号，并根据所接收的多个高频时脉信号驱动下拉控制电路10以预先致能下拉电路11，因此上述的突波发生时，预先致能的下拉电路11可快速将突波下拉至低电位状态，有效避免栅极线在错误的周期被驱动的情况发生。下拉电路11并与前述的主下拉电路12、上拉控制电路13以及栅极驱动电路14电性相连，主下拉电路12用当本级控制信号结束工作周期，也就是不需要输出栅极驱动信号时，将本级控制信号下拉至低电位状态，而上拉控制电路13用以根据所接收的本级控制信号产出下两级的控制信号，栅极驱动电路14则用以接收本级控制信号，以产出本级的栅极控制信号。
请参阅图2及图3，图2为本发明的多个高频时脉信号的时序图，其中HC(n-2)、HC(n-1)…HC(n+3)为本发明所述的第n-2级高频时脉信号HC(n-2)、第n-1级高频时脉信号HC(n-1)、第n级高频时脉信号HC(n)、第n+1级高频时脉信号HC(n+1)、第n+2级高频时脉信号HC(n+2)、及第n+3级高频时脉信号HC(n+3)，并皆具有相同长度的致能时间与高电压准位的致能电位，且第n+3级高频时脉信号HC(n+3)落后第n+2级高频时脉信号HC(n+2)一预设时间、第n+2级高频时脉信号HC(n+2)落后第n+1级高频时脉信号HC(n+1)前述的预设时间、第n+1级高频时脉信号HC(n+1)落后第n级高频时脉信号HC(n)前述的预设时间、第n级高频时脉信号HC(n)落后第n-1级高频时脉信号HC(n-1)前述的预设时间、第n-1级高频时脉信号HC(n-1)落后第n-2级高频时脉信号HC(n-2)前述的预设时间，n为大于0的正整数。
图3为本发明的一实施例，其包括图1所示的下拉控制电路10、下拉电路11、主下拉电路12、上拉控制电路13、以及栅极驱动电路14。下拉控制电路10包括第一晶体管T1、第二晶体管T2、第三晶体管T3以及第四晶体管T4。第二晶体管T2的栅极端与第一晶体管T1的第二端电性相连，第二晶体管T2的第一端与第一晶体管T1的第一端电性相连，第二晶体管T2的第二端则与下拉电路11电性相连，用以输出第n级下拉控制信号P(n)至下拉电路11。第三晶体管T3的栅极端用以接收第n级控制信号Q(n)，第三晶体管T3的第一端与第二晶体管T2的第二端以及下拉电路11电性相连，第三晶体管T3的第二端则用以接收低电源电压VSS1。第四晶体管T4的栅极端用以接收第n级控制信号Q(n)，第四晶体管T4的第一端与第一晶体管T1的第二端以及第二晶体管T2的栅极端电性相连，第四晶体管T4的第二端用以接收低电压电源VSS1。第三晶体管T3以及第四晶体管T4用以当第n级控制信号Q(n)为工作周期，也就是需输出第n级栅极驱动信号G(n)的时段时，将下拉电路11稳定于低电位，以避免下拉电路11被致能，误将第n级控制信号Q(n)下拉，导致移位暂存器无法正确输出第n级栅极驱动信号G(n)。
下拉控制电路10并与下拉电路11电性相连，用以驱动下拉电路11进行下拉的动作，下拉电路11包括第十二晶体管T12以及第十三晶体管T13，第十二晶体管T12的栅极端与第二晶体管T2的第二端以及第三晶体管T3的第一端电性相连，用以接收下拉控制电路10所传送的第n级下拉控制信号P(n)，第十二晶体管T12的第一端则用以接收第n级控制信号Q(n)，而第十二晶体管的第二端用以接收第n级栅极驱动信号G(n)。第十三晶体管T13的栅极端与第二晶体管T2的第二端以及第三晶体管T3的第一端电性相连，用以接收第n级下拉控制信号P(n)，第十三晶体管T13的第一端用以接收第n级栅极驱动信号G(n)，第十三晶体管T13的第二端则用以接收低电源电压VSS1。
主下拉电路12用以在接收到第n+4级栅极驱动信号G(n+4)时，将第n级控制信号Q(n)下拉至不需要输出栅极驱动信号的低电位状态。主下拉电路12包括第十六晶体管T16，第十六晶体管T16的栅极端用以接收第n+4级栅极驱动信号G(n+4)，第十六晶体管T16的第一端用以接收第n级控制信号Q(n)，该第十六晶体管的第二端用以接收低电源电压VSS1。
上拉控制电路13则用以输出第n+2级控制信号Q(n+2)，其包括第十四晶体管T14及第十五晶体管T15，第十四晶体管T14的栅极端用以接收第n级控制信号Q(n)，第十四晶体管T14的第一端用以接收第n级高频时脉信号HC(n)，第十四晶体管T14的第二端则用以与第十五晶体管T15的栅极端电性相连，第十五晶体管T15的第一端与第十三晶体管T13的第一端电性相连，用以接收第n级栅极驱动信号G(n)，第十五晶体管T15的第二端则用以输出第n+2级控制信号Q(n+2)。
栅极驱动电路14用以输出第n级栅极驱动信号G(n)以驱动栅极线，其包含第十七晶体管T17，其栅极端用以接收第n级控制信号Q(n)，第十七晶体管T17的第一端用以接收第n级高频时脉信号HC(n)，第十七晶体管T17的第二端则用以与第十三晶体管T13的第一端、第十五晶体管T15的第一端电性相连并输出第n级栅极驱动信号G(n)，因此当第十七晶体管T17接收到第n级控制信号Q(n)，即将第一端的第n级高频时脉信号HC(n)输出为第n级栅极驱动信号G(n)。
前述的下拉控制电路10更与驱动单元101电性相连，驱动单元101包括第五晶体管T5、第六晶体管T6以及第七晶体管T7。第五晶体管T5的栅极端与第五晶体管T5的第一端电性相连，用以接收第n-1级高频时脉信号HC(n-1)，第五晶体管T5的第二端与第一晶体管T1的栅极端、第一晶体管T1的第一端、第二晶体管T2的第一端电性相连。第六晶体管T6的栅极端与第一端电性相连，用以接收第n级高频时脉信号HC(n)，第六晶体管T6的第二端与第一晶体管T1的栅极端、第一晶体管T1的第一端、第二晶体管T2的第一端、第五晶体管T5的第二端电性相连。第七晶体管T7的栅极端用以接收第n+2级高频时脉信号HC(n+2)，第七晶体管T7的第一端与第一晶体管T1的栅极端、第一晶体管T1的第一端、第二晶体管T2的第一端、第五晶体管T5的第二端、第六晶体管T6的第二端电性相连，第七晶体管T7的第二端则用以接收低电压电源VSS1，第七晶体管T7用以在第n+2级高频时脉信号HC(n+2)的时间将下拉控制电路10稳定于低电位状态，以避免下拉控制电路10在非工作周期，也就是无需下拉突波的时段被致能。
因此，当本实施例的第五晶体管T5在第n级控制信号Q(n)不需产出栅极驱动信号的非工作周期接收到第n-1级高频时脉信号HC(n-1)时，被致能的第五晶体管T5传送一电位至下拉控制电路10，以驱动下拉控制电路10的第一晶体管T1以及第二晶体管T2，使下拉控制电路10在第n级高频时脉信号HC(n)的时间前就已预先传送前述的第n级下拉控制信号P(n)至下拉电路11以致能下拉电路11，而第n级控制信号Q(n)在不需产出栅极驱动信号的非工作周期随着第n级高频时脉信号HC(n)发生突波时，也就是第六晶体管T6接收到第n级高频时脉信号HC(n)时，第六晶体管T6持续致能下拉电路11，因此突波发生时，由于下拉电路11早已在第n-1级高频时脉信号HC(n-1)的时段被驱动，故下拉电路11不需花费额外时间等待被驱动，即可马上针对突波进行下拉的动作，使突波可快速下拉至不需产生栅极驱动信号的低电位状态，因此能有效避免栅极线在错误的周期被突波驱动的情况发生，又，本实施例仅在第n-1级及第n级高频时脉信号的时间位在致能下拉控制电路10的高电压准位，大幅降低元件处于高电压准位的时间，因此本实施例更具有较低的应力效应。
请同时参阅图3及图4，图4为本实施例的模拟示意图。图4的X轴方向为时间，Y轴方向为电位，图4并包含图3的第五晶体管T5及第六晶体管T6第二端的电位201、第n级控制信号Q(n)202、及下拉电路11的第n级下拉控制信号P(n)203。当第n级控制信号Q(n)202为不需输出栅极驱动信号的时间，即低电位的期间时，图3的第五晶体管T5在第n-1级高频时脉信号HC(n-1)的时间传送前述的电位201至下拉控制电路10以预先驱动下拉电路11，因此此时用以驱动下拉电路11的第n级下拉控制信号P(n)203也在第n-1级高频时脉信号HC(n-1)的时间内伴随着前述的电位201而增加其电位以驱动下拉电路11，因此当第六晶体管T6接收到第n级高频时脉信号HC(n)时，已预先驱动的下拉电路11可快速的将伴随第n级高频时脉信号HC(n)出现在第n级控制信号Q(n)202的突波R下拉，因而有效避免栅极线在错误的周期被第n级控制信号Q(n)202的突波R所驱动。
根据以上所述，本发明的实施例因在第n-1级高频时脉信号HC(n-1)的时间预先致能了下拉电路11，故当第n级控制信号Q(n)202伴随第n级高频时脉信号HC(n)出现突波R时，下拉电路11即可快速的将突波R下拉至不需输出栅极驱动信号的低电压状态，而虽然直接提供直流高电压准位至下拉控制电路10也能得到良好的下拉效果，但此举会导致元件长期处于高电压准位的状态，因而产生严重的应力效应，使移位暂存器无法应用于市场上，又虽然利用设置多组下拉控制电路10及下拉电路11于移位暂存器中，经由交叉驱动多组下拉控制电路10及下拉电路11，可有效减少应力效应，但却会大幅提升移位暂存器所需的空间，造成未来电路设计的困扰，而本发明的实施例不需大幅增加元件或移位暂存器的尺寸，即可达到良好的下拉能力，又因位本发明的实施例仅需于第n-1级高频时脉信号HC(n-1)及第n级高频时脉信号HC(n)的时间内致能下拉电路11，大幅减少元件处于高电压准位的时间，因此与上述直接提供直流高电压准位至下拉控制电路10的方式相比更能大幅减少元件中的应力效应。
请参阅图2及图5，图5为本发明的另一实施例，其包括图1所示的下拉控制电路10、下拉电路11、主下拉电路12、上拉控制电路13、以及栅极驱动电路14。
下拉控制电路10包括第一晶体管T1、第二晶体管T2、第三晶体管T3以及第四晶体管T4。第二晶体管T2的栅极端与第一晶体管T1的第二端电性相连，第二晶体管T2的第一端与第一晶体管T1的第一端电性相连，第二晶体管T2的第二端则与下拉电路11电性相连，用以传送第n级下拉控制信号P(n)至下拉电路11。第三晶体管T3的栅极端用以接收第n级控制信号Q(n)，第三晶体管T3的第一端与第二晶体管T2的第二端以及下拉电路11电性相连，第三晶体管T3的第二端则用以接收低电源电压VSS1。第四晶体管T4的栅极端用以接收第n级控制信号Q(n)，第四晶体管T4的第一端与第一晶体管T1的第二端以及第二晶体管T2的栅极端电性相连，第四晶体管T4的第二端用以接收低电压电源VSS1，其中第三晶体管T3以及第四晶体管T4用以当控制信号Q(n)为工作周期，也就是需输出栅极驱动信号时，将下拉电路11稳定于低电位，以避免下拉电路11被致能，误将控制信号下拉，导致移位暂存器无法正确输出栅极驱动信号。
下拉控制电路10并与下拉电路11电性相连，用以驱动下拉电路11进行下拉的动作，下拉电路11包括第十二晶体管T12以及第十三晶体管T13，第十二晶体管T12的栅极端与第二晶体管T2的第二端以及第三晶体管T3的第一端电性相连，用以接收下拉控制电路10所传送的第n级下拉控制信号P(n)，第十二晶体管T12的第一端则用以接收第n级控制信号Q(n)，而第十二晶体管的第二端用以接收第n级栅极驱动信号G(n)。第十三晶体管T13的栅极端与第二晶体管T2的第二端以及第三晶体管T3的第一端电性相连，用以接收第n级下拉控制信号P(n)，第十三晶体管T13的第一端用以接收第n级栅极驱动信号G(n)，第十三晶体管T13的第二端则用以接收低电源电压VSS1。
主下拉电路12用以在接收到第n+4级栅极驱动信号G(n+4)时，将第n级控制信号Q(n)下拉至不需要输出栅极驱动信号的低电位状态，其包括第十六晶体管T16，第十六晶体管T16的栅极端用以接收第n+4级栅极驱动信号G(n+4)，第十六晶体管T16的第一端用以接收第n级控制信号Q(n)，第十六晶体管的第二端用以接收低电源电压VSS1。
上拉控制电路13则用以输出第n+2级控制信号Q(n+2)，其包括第十四晶体管T14及第十五晶体管T15，第十四晶体管T14的栅极端用以接收第n级控制信号Q(n)，第十四晶体管T14的第一端用以接收第n级高频时脉信号HC(n)，第十四晶体管T14的第二端则用以与第十五晶体管T15的栅极端电性相连，第十五晶体管T15的第一端与第十三晶体管T13的第一端电性相连，第十五晶体管T15的第二端用以输出第n+2级控制信号Q(n+2)。
栅极驱动电路14用以输出第n级栅极驱动信号G(n)以驱动栅极线，其包含第十七晶体管T17，其栅极端用以接收第n级控制信号Q(n)，第十七晶体管T17的第一端用以接收第n级高频时脉信号HC(n)，第十七晶体管T17的第二端则用以与第十三晶体管T13的第一端、第十五晶体管T15的第一端电性相连并输出第n级栅极驱动信号G(n)，因此当第十七晶体管T17接收到第n级控制信号Q(n)，即将第一端的第n级高频时脉信号HC(n)输出为第n级栅极驱动信号G(n)。
前述的下拉控制电路10更与驱动单元101电性相连，驱动单元101包括第八晶体管T8、第九晶体管T9、第十晶体管T10及第十一晶体管T11。
第八晶体管T8的栅极端与第八晶体管T8的第一端电性相连，用以接收第n-2级高频时脉信号HC(n-2)，使第八晶体管T8可在第n-2级高频时脉信号HC(n-2)的时间预先致能第九晶体管T9及第十晶体管T10。第九晶体管T9的栅极端与第八晶体管T8的第二端电性相连，第九晶体管T9的第一端用以接收第n-1级高频时脉信号HC(n-1)，使第九晶体管T9在第n-1级高频时脉信号HC(n-1)的时间预先由第二端提供第一电位致能下拉控制电路10，第九晶体管T9的第二端与第一晶体管T1的栅极端、该第一晶体管T1的第一端以及第二晶体管T2的第一端电性相连。其中，在第九晶体管T9接收到第n-1级高频时脉信号HC(n-1)且第十晶体管T10尚未接收到第n级高频时脉信号HC(n)的时间时，因第九晶体管T9的部分电流会由尚未接收到第n级高频时脉信号HC(n)的第十晶体管T10的第一端流出，此时称第九晶体管T9以及第十晶体管T10的第二端的电位为第一电位，并且第一电位会低于高电压准位；而在第九晶体管T9接收到第n-1级高频时脉信号HC(n-1)且第十晶体管T10也接收到第n级高频时脉信号HC(n)的时间时，因第十晶体管T10的第一端已接收到第n级高频时脉信号HC(n)，第九晶体管T9的电流不会由第十晶体管T10的第一端流出，此时称第九晶体管T9以及第十晶体管T10的第二端的电位为第二电位，并且第二电位会达到高电压准位。
第十晶体管T10的栅极端与第八晶体管T8的第二端电性相连，第十晶体管T10的第一端用以接收第n级高频时脉信号HC(n)，使第十晶体管T10在第n级高频时脉信号HC(n)的时间由第二端提供第三电位致能下拉控制电路10，第十晶体管T10的第二端并与第一晶体管T1的栅极端、第一晶体管T1的第一端以及第二晶体管T2的第一端电性相连，其中，第十晶体管T10接收到第n级高频时脉信号HC(n)且第九晶体管T9并无接收到第n-1级高频时脉信号HC(n-1)时，第十晶体管T10的部分电流会由未接收到第n-1级高频时脉信号HC(n-1)的第九晶体管T9的第一端流出，此时称第九晶体管T9以及第十晶体管T10的第二端的电位为第三电位，并且第三电位会低于高电压准位。第十一晶体管T11的栅极端用以接收第n+3级高频时脉信号HC(n+3)以将下拉控制电路10稳定于低电位状态，第十一晶体管T11的第一端与第八晶体管T8的第二端、第九晶体管T9的栅极端、第十晶体管T10的栅极端电性相连，第十一晶体管T11的第二端用以接收低电源电压VSS1，以避免下拉控制电路10在非工作周期被致能。
因此，当本实施例的第八晶体管T8在第n级控制信号Q(n)不需传送栅极脉冲的非工作周期接收到第n-2级高频时脉信号HC(n-2)时，其即预先致能第九晶体管T9以及第10晶体管T10，当第九晶体管T9接收第n-1级高频时脉信号HC(n-1)时，便可立即传送前述的第一电位至下拉控制电路10以预先致能下拉电路11，此时第一电位低于高电压准位。而当第10晶体管T10接收到第n级高频时脉信号HC(n)时，在第n-1级高频时脉信号HC(n-1)与第n级高频时脉信号HC(n)在一定时间内重迭时(请参阅图2或图6)，便可透过第九晶体管T9以及第10晶体管T10传送前述的第二电位至下拉控制电路10，此时第二电位为高电压准位，下拉控制电路10在第n-1级高频时脉信号HC(n-1)与第n级高频时脉信号HC(n)重迭的时间内，使第n级下拉控制信号P(n)的电位充电至高电压准位，因此下拉电路11即可针对突波R进行下拉，又因第n级下拉控制信号P(n)为高电压准位，更使下拉电路11可具有较佳的下拉能力，有效避免栅极线在错误的周期被突波R驱动的情况发生。
综以上所述，本实施例以渐进的方式，使下拉控制电路10在多级高频时脉信号中接收不同的电位，使本实施例仅于第n-1级高频时脉信号HC(n-1)与第n级高频时脉信号HC(n)重迭的时间内位在高电压准位，大幅降低移位暂存器电路1处于高电压准位的时间，因此有效降低因高电压准位而产生的应力效应，又，因本实施例利用多级高频时脉信号预先致能下拉控制电路10，因此在第十晶体管T10接收到第n级高频时脉信号HC(n)前，下拉电路11已在前一级的第n-1级高频时脉信号HC(n-1)预充第n级下拉控制信号P(n)的电位，而在第十晶体管T10接收到第n级高频时脉信号HC(n)时，下拉电路11即可大幅减少等待第n级下拉控制信号P(n)的电位到达高电压准位的时间，并快速将突波下拉至低电位状态，使移位暂存器电路1不仅大幅降低应力效应，更能拥有良好的下拉能力。
请参阅图5及图6，图6为本实施例的模拟示意图，图6的X轴方向为时间，Y轴方向为电位，其并包含第九晶体管T9及第十晶体管T10第二端的电位301、第n级控制信号Q(n)302、及下拉电路11的第n级下拉控制信号P(n)303。当第n级控制信号Q(n)302不需输出栅极脉冲的非工作周期的期间时，图5的第八晶体管T8在第n-2级高频时脉信号HC(n-2)的时间预先致能第九晶体管T9以及第十晶体管T10。当第九晶体管T9接收到第n-1级高频时脉信号HC(n-1)而第十晶体管T10尚未接收到第n级高频时脉信号HC(n)时，第九晶体管T9的第二端即传送第一电位至下拉控制电路10，此时第一电位(电位301)低于高电压准位；当第十晶体管T10接收到第n级高频时脉信号HC(n)而第九晶体管T9无接收到第n-1级高频时脉信号HC(n-1)时，第十晶体管T10的第二端即传送第三电位至下拉控制电路10，此时第三电位(电位301)低于高电压准位；而当第n-1级高频时脉信号HC(n-1)与第n级高频时脉信号HC(n)重迭的时间时，即传送第二电位至下拉控制电路10，此时第二电位(电位301)为高电压准位，第n级下拉控制信号P(n)303的电位在第n-1级高频时脉信号HC(n-1)与第n级高频时脉信号HC(n)重迭的时间，即随着上述的电位301充电至高电压准位并驱动下拉电路11以下拉突波R，因而有效避免栅极线在错误的周期被驱动。
因此，本发明所提出的移位暂存器电路实施例，因不需大幅增加额外的元件及布线，能有效避免增加移位暂存器的尺寸，又本发明的移位暂存器电路1可利用多个高频时脉信号大幅减少下拉控制电路位在高电压准位的周期，因此可有效降低移位暂存器元件的应力效应，增进移位暂存器的效能及寿命，又，由于本发明的移位暂存器电路实施例利用多级高频时脉信号预先致能下拉电路，使下拉电路可快速将突波的电位下拉，因此本发明的移位暂存器电路1在不增加移位暂存器的尺寸及具有较低的应力效应的情况下，仍具有良好的下拉能力，并大幅增进移位暂存器的效能及寿命。
以上所述，仅为本发明的较佳实施例而已，当不能以此限定本发明实施的范围，凡依本发明申请专利范围及说明书内容所做的等效变化或修改，皆仍属本发明专利涵盖的范围内。

Claims (8)

1.一种移位暂存器电路，其特征在于，包括：
一下拉电路；
一下拉控制电路，其与该下拉电路电性相连，用以提供一第n级下拉控制信号至该下拉电路；
一驱动单元，与该下拉控制电路电性相连，用以驱动该下拉控制电路；
一主下拉电路，其与该下拉电路电性相连；以及
一栅极驱动电路，与该下拉电路电性相连，用以依据一第n级控制信号输出一第n级栅极驱动信号；
其中，该驱动单元用以接收多个高频时脉信号，用以预先致能该下拉控制电路，n为正整数；
其中，所述多个高频时脉信号包括一第n-2级高频时脉信号、一第n-1级高频时脉信号、一第n级高频时脉信号、一第n+1级高频时脉信号、一第n+2级高频时脉信号、及第n+3级高频时脉信号，该第n-2级高频时脉信号提前该第n-1级高频时脉信号一预设时间、该第n-1级高频时脉信号提前该第n级高频时脉信号该预设时间、该第n级高频时脉信号提前该第n+1级高频时脉信号该预设时间、该第n+1级高频时脉信号提前该第n+2级高频时脉信号该预设时间、该第n+2级高频时脉信号提前该第n+3级高频时脉信号该预设时间，且该第n-2级高频时脉信号、该第n-1级高频时脉信号、该第n级高频时脉信号、该第n+1级高频时脉信号、该第n+2级高频时脉信号、及该第n+3级高频时脉信号具有相同长度的致能时间。
2.如权利要求1所述的移位暂存器电路，其特征在于：
该下拉控制电路包括：
一第一晶体管；
一第二晶体管，该第二晶体管的一栅极端与该第一晶体管的一第二端电性相连，该第二晶体管的一第一端与该第一晶体管的一第一端电性相连，该第二晶体管的一第二端与该下拉电路电性相连，用以提供该第n级下拉控制信号；
一第三晶体管，该第三晶体管的一栅极端用以接收该第n级控制信号，该第三晶体管的一第一端与该第二晶体管的该第二端以及该下拉电路电性相连，该第三晶体管的一第二端用以接收一低电源电压；以及
一第四晶体管，该第四晶体管的一栅极端用以接收该第n级控制信号，该第四晶体管的一第一端与该第一晶体管的该第二端以及该第二晶体管的该栅极端电性相连，该第四晶体管的一第二端用以接收该低电压电源。
3.如权利要求2所述的移位暂存器电路，其特征在于：
该驱动单元包括：
一第五晶体管，该第五晶体管的一栅极端与该第五晶体管的一第一端电性相连，该第五晶体管的一第二端与该第一晶体管的该栅极端、该第一晶体管的该第一端、该第二晶体管的该第一端电性相连，该第五晶体管用以接收该第n-1级高频时脉信号，用以致能该下拉控制电路；
一第六晶体管，该第六晶体管的一栅极端与该第六晶体管的一第一端电性相连，该第六晶体管的一第二端与该第一晶体管的该栅极端、该第一晶体管的该第一端、该第二晶体管的该第一端、该第五晶体管的该第二端电性相连，该第六晶体管用以接收该第n级高频时脉信号，用以致能该下拉控制电路；以及
一第七晶体管，该第七晶体管的一栅极端用以接收该第n+2级高频时脉信号，该第七晶体管的一第一端与该第一晶体管的该栅极端、该第一晶体管的该第一端、该第五晶体管的该第二端、该第六晶体管的该第二端电性相连，该第七晶体管的一第二端用以接收该低电压电源，该第七晶体管用以将该下拉控制电路稳定于低电位状态。
4.如权利要求2所述的移位暂存器电路，其特征在于：
该驱动单元包括：
一第八晶体管，该第八晶体管的一栅极端与该第八晶体管的一第一端电性相连，用以接收该第n-2级高频时脉信号；
一第九晶体管，该第九晶体管的一栅极端与该第八晶体管的该第二端电性相连，该第九晶体管的一第一端用以接收该第n-1级高频时脉信号，该第九晶体管的一第二端与该第一晶体管的该栅极端、该第一晶体管的该第一端以及该第二晶体管的该第一端电性相连；
一第十晶体管，该第十晶体管的一栅极端与该第八晶体管的该第二端电性相连，该第十晶体管的一第一端用以接收该第n级高频时脉信号，该第十晶体管的一第二端与该第一晶体管的该栅极端、该第一晶体管的该第一端以及该第二晶体管的该第一端电性相连；以及
一第十一晶体管，该第十一晶体管的一栅极端用以接收该第n+3级高频时脉信号，用以将该下拉控制电路稳定于低电位状态，该第十一晶体管的一第一端与该第八晶体管的该第二端、该第九晶体管的该栅极端、该第十晶体管的该栅极端电性相连，该第十一晶体管的一第二端用以接收该低电源电压。
5.如权利要求2所述的移位暂存器电路，其特征在于：
该下拉电路包含：
一第十二晶体管，该第十二晶体管的一栅极端与该第二晶体管的该第二端以及该第三晶体管的该第一端电性相连，用以接收该第n级下拉控制信号，该第十二晶体管的一第一端接收该第n级控制信号，该第十二晶体管的一第二端用以接收该第n级栅极驱动信号；以及
一第十三晶体管，该第十三晶体管的一栅极端与该第二晶体管的该第二端以及该第三晶体管的该第一端电性相连，用以接收该第n级下拉控制信号，该第十三晶体管的一第一端用以接收该第n级栅极驱动信号，该第十三晶体管的一第二端用以接收该低电源电压。
6.如权利要求5所述的移位暂存器电路，其特征在于，还包含一上拉控制电路，包含：
一第十四晶体管，该第十四晶体管的一栅极端用以接收该第n级控制信号，该第十四晶体管的一第一端用以接收该第n级高频时脉信号；以及
一第十五晶体管，该第十五晶体管的一栅极端与该第十四晶体管的一第二端电性相连，该第十五晶体管的一第一端与该第十三晶体管的该第一端电性相连，该第十五晶体管的一第二端用以输出一第(n+2)级控制信号。
7.如权利要求5所述的移位暂存器电路，其特征在于，该主下拉电路包含一第十六晶体管，该第十六晶体管的一栅极端用以接收一第n+4级栅极驱动信号，该第十六晶体管的一第一端用以接收一第n级控制信号，该第十六晶体管的一第二端用以接收该低电源电压。
8.如权利要求6所述的移位暂存器电路，其特征在于，该栅极驱动电路包含一第十七晶体管，该第十七晶体管的一栅极端用以接收该第n级控制信号，该第十七晶体管的一第一端用以接收该第n级高频时脉信号，该第十七晶体管的一第二端用以与该第十三晶体管的第一端、第十五晶体管的第一端电性相连并输出该第n级栅极驱动信号。
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