JPH0771091B2 - バスドライブ回路 - Google Patents
バスドライブ回路Info
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- JPH0771091B2 JPH0771091B2 JP63182776A JP18277688A JPH0771091B2 JP H0771091 B2 JPH0771091 B2 JP H0771091B2 JP 63182776 A JP63182776 A JP 63182776A JP 18277688 A JP18277688 A JP 18277688A JP H0771091 B2 JPH0771091 B2 JP H0771091B2
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- JP
- Japan
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- bus
- channel mos
- bit
- signal
- input
- Prior art date
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- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/10—Arrangements for reducing cross-talk between channels
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Logic Circuits (AREA)
- Small-Scale Networks (AREA)
- Dc Digital Transmission (AREA)
Description
【発明の詳細な説明】 この発明は３状態バスドライバ回路に関するものであ
り、特に、有害なバス競合を回避するように設計され
た、強の３状態ドライバと、弱の３状態ドライバと、セ
ンサとに関連する。
り、特に、有害なバス競合を回避するように設計され
た、強の３状態ドライバと、弱の３状態ドライバと、セ
ンサとに関連する。
発明の背景 第１図を参照すると、データは、２個の通信加入者ライ
ンオーディオ処理回路（SLAC）12および14に共通する周
波数でパルス符号化変調（PCM）ハイウェイで直列に伝
達される。PCMハイウェイ10でデータの動きを同期化し
ているクロックはPCMクロック（PCMK）と呼ばれる。フ
レーム同期化信号（FS）はデータ交換の基準であり、FS
はPCLKと同期化される。一方のSLACがPCMハイウェイで
データを送信しているときには他方はPCMハイウェイを
読出し、またその逆もしかりである。データのこのトラ
ンザクションは各FS間で起こる。各FSパルスは２個の考
慮されたSLAC間のトランザクションのタイミング基準で
ある。各トランザクションは、次のFSの発生前に終了さ
れていなければならない。
ンオーディオ処理回路（SLAC）12および14に共通する周
波数でパルス符号化変調（PCM）ハイウェイで直列に伝
達される。PCMハイウェイ10でデータの動きを同期化し
ているクロックはPCMクロック（PCMK）と呼ばれる。フ
レーム同期化信号（FS）はデータ交換の基準であり、FS
はPCLKと同期化される。一方のSLACがPCMハイウェイで
データを送信しているときには他方はPCMハイウェイを
読出し、またその逆もしかりである。データのこのトラ
ンザクションは各FS間で起こる。各FSパルスは２個の考
慮されたSLAC間のトランザクションのタイミング基準で
ある。各トランザクションは、次のFSの発生前に終了さ
れていなければならない。
FSの２個の立上がり端縁の間には整数個のPCLKが存在す
る。８ビットのデータは２個のSLAC間で交換されるの
で、FSの２個の立上がり端縁の間には少なくとも16個の
PCLKがなければならない。第２図に例示されるように、
前半の８個のPCLKの間、一方の方向にデータの伝達があ
り、後半の８個のPCLKの間、他方の方向へのデータの伝
達がある。第１の８個のPCLKは第１の時間スロット16を
形成しており、第２の８個のPCLKは第２の時間スロット
18を形成している。PCLK期間はクロックスロットと呼ば
れる。それゆえ、１個の時間スロットに８個のクロック
スロットがある。第２図に例示される具体例において
は、PCLKはFSより16倍速く、すなわち、FSが8kHzの周波
数を有していれば、PCLKは128kHzの周波数を有する。
る。８ビットのデータは２個のSLAC間で交換されるの
で、FSの２個の立上がり端縁の間には少なくとも16個の
PCLKがなければならない。第２図に例示されるように、
前半の８個のPCLKの間、一方の方向にデータの伝達があ
り、後半の８個のPCLKの間、他方の方向へのデータの伝
達がある。第１の８個のPCLKは第１の時間スロット16を
形成しており、第２の８個のPCLKは第２の時間スロット
18を形成している。PCLK期間はクロックスロットと呼ば
れる。それゆえ、１個の時間スロットに８個のクロック
スロットがある。第２図に例示される具体例において
は、PCLKはFSより16倍速く、すなわち、FSが8kHzの周波
数を有していれば、PCLKは128kHzの周波数を有する。
異なるシステムでは、PCMハイウェイでいくつかのチャ
ネルが交換され得る。それゆえ、より多数の時間スロッ
トが必要となり、PCLKはより高い周波数を有していなけ
ればならない。アドバンスト・マイクロ・ディバイシズ
・インコーポレーテッド（Advanced Micro Devices,I
nc.）により商品番号79C31として製造されているものの
ようなディジタル・イクスチェンジ・コントローラ（DE
C）の場合には、PCLKは64kHz（１個の時間スロット）か
ら8.192MHz（128個の時間スロット）までになり得る。S
LACの場合には、PCLKは64kHzから4.096MHz（64個時間ス
ロット）までになり得る。
ネルが交換され得る。それゆえ、より多数の時間スロッ
トが必要となり、PCLKはより高い周波数を有していなけ
ればならない。アドバンスト・マイクロ・ディバイシズ
・インコーポレーテッド（Advanced Micro Devices,I
nc.）により商品番号79C31として製造されているものの
ようなディジタル・イクスチェンジ・コントローラ（DE
C）の場合には、PCLKは64kHz（１個の時間スロット）か
ら8.192MHz（128個の時間スロット）までになり得る。S
LACの場合には、PCLKは64kHzから4.096MHz（64個時間ス
ロット）までになり得る。
１個のPCMハイウェイ10を共通して有するすべての回路
は同じFSおよびPCLKを有していなければならない。理想
的には、ハイウェイ10に接続されるすべての回路は同一
であり、同時にFSとPCLKを受信している。しかしなが
ら、実際には、これら回路は第Ｉ表に説明される、第３
図のタイミング図に示されるDEC仕様のようなタイミン
グ特性の範囲を有する。第３図を参照すると、PCLK20お
よびFS22は、FS信号がハイ26であるときにPCLKの立下が
り端縁24が起こるような方法で同期化され、ハイのFS信
号の期間はtFSSおよびtFSHにより規定される（第Ｉ
表）。クロックスロットはPCLKがローである時間から始
まり、PCLKが再びローになる時間に終わる。遅延tDXD28
を受けるのは、PCMハイウェイで第１データの前であ
る。データは、受信している回路でPCLK20の立下がり端
縁を捕え得るように、時間tDXH30の時保持されなければ
ならない。第８番目のビットがスロットの最後のビット
であり、そのためPCMハイウェイがハイインピーダンス
（HI−Ｚ）モードに戻るのに時間tDXZ32かかる。SLACが
より遅い回路なので値は異なるが、タイミング仕様はSL
ACに対するのと類似している。
は同じFSおよびPCLKを有していなければならない。理想
的には、ハイウェイ10に接続されるすべての回路は同一
であり、同時にFSとPCLKを受信している。しかしなが
ら、実際には、これら回路は第Ｉ表に説明される、第３
図のタイミング図に示されるDEC仕様のようなタイミン
グ特性の範囲を有する。第３図を参照すると、PCLK20お
よびFS22は、FS信号がハイ26であるときにPCLKの立下が
り端縁24が起こるような方法で同期化され、ハイのFS信
号の期間はtFSSおよびtFSHにより規定される（第Ｉ
表）。クロックスロットはPCLKがローである時間から始
まり、PCLKが再びローになる時間に終わる。遅延tDXD28
を受けるのは、PCMハイウェイで第１データの前であ
る。データは、受信している回路でPCLK20の立下がり端
縁を捕え得るように、時間tDXH30の時保持されなければ
ならない。第８番目のビットがスロットの最後のビット
であり、そのためPCMハイウェイがハイインピーダンス
（HI−Ｚ）モードに戻るのに時間tDXZ32かかる。SLACが
より遅い回路なので値は異なるが、タイミング仕様はSL
ACに対するのと類似している。
この発明が処理しようと努める問題は次のものである。
すなわち、ユーザはPCMハイウェイ上に書込むために隣
接する時間スロットを割当てる。第４図は、PCMハイウ
ェイ上に書込をする第１のドライバ回路34が比較的遅い
タイミング特性を有し、PCMハイウェイ上に書込をする
第２のドライバ回路36が比較的早いタイミング特性を有
する状況を例示している。第Ｉ表におけるタイミング仕
様はtDXDおよびtDXZ双方に対する10ないし70ナノ秒の範
囲を示している。遅い回路34が70ナノ秒の間にその最後
のビット38をオフにし、すなわち、PCLKの立下がり端縁
の後で出力ドライバが70ナノ秒オフになり、さらに第１
のビット40を送信するためにPCLKの立下がり端縁の後で
速いドライバ36が10ナノ秒オンになると仮定されたい。
これは60ナノ秒42を生じ、その間出力ドライバ34および
36の双方はPCMハイウェイ上に書込をしようと試みる。
ドライバが同じデータを送信しようとすれば、バス競合
は存在しないが、ドライバが反対のデータを送信しよう
とすれば、一方のドライバのプルアップトランジスタ43
は他方のドライバのプルダウントランジスタ44と同様に
オンになるであろう。大きな電流45は２個のデバイスを
導通され、それはいずれか一方のまたは両方の回路に、
おそらく最も速い回路に損傷を与え得る。
すなわち、ユーザはPCMハイウェイ上に書込むために隣
接する時間スロットを割当てる。第４図は、PCMハイウ
ェイ上に書込をする第１のドライバ回路34が比較的遅い
タイミング特性を有し、PCMハイウェイ上に書込をする
第２のドライバ回路36が比較的早いタイミング特性を有
する状況を例示している。第Ｉ表におけるタイミング仕
様はtDXDおよびtDXZ双方に対する10ないし70ナノ秒の範
囲を示している。遅い回路34が70ナノ秒の間にその最後
のビット38をオフにし、すなわち、PCLKの立下がり端縁
の後で出力ドライバが70ナノ秒オフになり、さらに第１
のビット40を送信するためにPCLKの立下がり端縁の後で
速いドライバ36が10ナノ秒オンになると仮定されたい。
これは60ナノ秒42を生じ、その間出力ドライバ34および
36の双方はPCMハイウェイ上に書込をしようと試みる。
ドライバが同じデータを送信しようとすれば、バス競合
は存在しないが、ドライバが反対のデータを送信しよう
とすれば、一方のドライバのプルアップトランジスタ43
は他方のドライバのプルダウントランジスタ44と同様に
オンになるであろう。大きな電流45は２個のデバイスを
導通され、それはいずれか一方のまたは両方の回路に、
おそらく最も速い回路に損傷を与え得る。
ここで第５図を参照すると、ドライバ回路34および36の
両方が、一方が他方の直後にPCMハイウェイ上に書込を
しているという点で完全に同一のタイミング特性を有し
ている。この場合ですら、このシステムはおそらく不完
全さを有しており、そのため各ドライバ回路はわずかに
異なる時間でPCLKの立下がり端縁を検出し、ワイヤの長
さ、ボード間の距離などのために数ナノ秒の遅延が存在
し得る。そのため第５図に示されるようなドライバ同士
が同一であっても、オーバラップ46が作り出され得るこ
ともあり得る。これはその上回路に損傷を与え得る。
両方が、一方が他方の直後にPCMハイウェイ上に書込を
しているという点で完全に同一のタイミング特性を有し
ている。この場合ですら、このシステムはおそらく不完
全さを有しており、そのため各ドライバ回路はわずかに
異なる時間でPCLKの立下がり端縁を検出し、ワイヤの長
さ、ボード間の距離などのために数ナノ秒の遅延が存在
し得る。そのため第５図に示されるようなドライバ同士
が同一であっても、オーバラップ46が作り出され得るこ
ともあり得る。これはその上回路に損傷を与え得る。
その問題を回避するために、２個の異なる回路がバス上
にテーパを置く２個の時間スロットの間に、ユーザは第
６図に示されるような１個のクロックスロットフリー48
を残し得る。しかしながら、この解決法はユーザに不所
望の制約を課す。ユーザへのこの制約を除去することが
可能であり、しかもバスドライバ競合を回避する回路が
より望ましい課題解決方法である。
にテーパを置く２個の時間スロットの間に、ユーザは第
６図に示されるような１個のクロックスロットフリー48
を残し得る。しかしながら、この解決法はユーザに不所
望の制約を課す。ユーザへのこの制約を除去することが
可能であり、しかもバスドライバ競合を回避する回路が
より望ましい課題解決方法である。
好ましい実施例の詳細な説明 ここで第７図を参照すると、２個の３状態バスドライバ
50および52が例示されており、各々は異なる回路にあ
り、同じ外部線路54を駆動する。バスドライバは、異な
る時間に線路54を駆動するようにプログラミングされ
る。すなわち、バスドライバは、線路を駆動しないとき
には、当業者には周知のように「３状態」モードをと
る。同じ同期化クロック端縁の後で、２個の回路に共通
して、一方のドライバは不能化されかつ他方は可能化さ
れ、その結果一方のドライバはオフになり、すなわち
「３状態」モードに入るが、他方はオンになり、すなわ
ち送信し始めると仮定されたい。この配置は、第２のド
ライバがオンになるときには第１のドライバがオフにな
ることを必要とする。回路製造過程のデバイス特性での
広がりが与えられれば（第Ｉ表）、第１のドライバ50が
オフになる前に第２のドライバ52がオンになることがあ
り得る。第４図に関連して上で論じられたように、これ
により、ドライバが両方のレベルで外部線路を設定しよ
うとすれば電流のサージと起こり得る回路損傷が引き起
こされる。この問題は、同期化に対し１個のクロック端
縁しか使用しない回路仕様の制限のために存在する。
50および52が例示されており、各々は異なる回路にあ
り、同じ外部線路54を駆動する。バスドライバは、異な
る時間に線路54を駆動するようにプログラミングされ
る。すなわち、バスドライバは、線路を駆動しないとき
には、当業者には周知のように「３状態」モードをと
る。同じ同期化クロック端縁の後で、２個の回路に共通
して、一方のドライバは不能化されかつ他方は可能化さ
れ、その結果一方のドライバはオフになり、すなわち
「３状態」モードに入るが、他方はオンになり、すなわ
ち送信し始めると仮定されたい。この配置は、第２のド
ライバがオンになるときには第１のドライバがオフにな
ることを必要とする。回路製造過程のデバイス特性での
広がりが与えられれば（第Ｉ表）、第１のドライバ50が
オフになる前に第２のドライバ52がオンになることがあ
り得る。第４図に関連して上で論じられたように、これ
により、ドライバが両方のレベルで外部線路を設定しよ
うとすれば電流のサージと起こり得る回路損傷が引き起
こされる。この問題は、同期化に対し１個のクロック端
縁しか使用しない回路仕様の制限のために存在する。
直列バス54上のデータ速度はPCLKにより規定される。第
８図を参照すると、一方のドライバ50は時間t1の間駆動
し、他方のドライバ52は時間t2の間駆動する。そうでな
ければ、これらドライバはハイインピーダンス（HI−
Ｚ）状態にある。第１のドライバ50が、それをハイイン
ピーダンスモードに置く不能化信号に反応するには時間
t3かかり、さらに第２のドライバ52が、それを駆動モー
ドに置く可能化信号に反応するには時間t4かかる。可能
化信号か不能化信号のいずれかがラッチされる時間はPC
LKの立下がり端縁に対応する。各回路のデバイス特性に
依存して、t3はt4より大きくなり得るか、またはその逆
である。ここではt4がt3より小さい場合を考慮する。こ
の意味するところは、第１のドライバ50がなおバスを駆
動中であり、まだ不能化されていない間に、第２のドラ
イバ52はバス54上のデータを駆動しようとしている、と
いうことである。
８図を参照すると、一方のドライバ50は時間t1の間駆動
し、他方のドライバ52は時間t2の間駆動する。そうでな
ければ、これらドライバはハイインピーダンス（HI−
Ｚ）状態にある。第１のドライバ50が、それをハイイン
ピーダンスモードに置く不能化信号に反応するには時間
t3かかり、さらに第２のドライバ52が、それを駆動モー
ドに置く可能化信号に反応するには時間t4かかる。可能
化信号か不能化信号のいずれかがラッチされる時間はPC
LKの立下がり端縁に対応する。各回路のデバイス特性に
依存して、t3はt4より大きくなり得るか、またはその逆
である。ここではt4がt3より小さい場合を考慮する。こ
の意味するところは、第１のドライバ50がなおバスを駆
動中であり、まだ不能化されていない間に、第２のドラ
イバ52はバス54上のデータを駆動しようとしている、と
いうことである。
バスを駆動しているときに重要なのは、バスを適当な遅
延内で正しいレベルにもたらすことである。そのレベル
に達してしまえば、強ドライバはもはや必要ではなく、
次の遷移が強ドライバにより実施されなければならなく
なるまで、弱ドライバは或るレベルを保持し得る。第9A
図を参照すると、バスドライバにより発生される波形が
示されている。時間t1の間、遷移が実施されなければな
らず、強ドライバが必要となる。時間t2の間、遷移は生
じず、それゆえ、弱ドライバはバスを適当なレベルに保
持し得る。
延内で正しいレベルにもたらすことである。そのレベル
に達してしまえば、強ドライバはもはや必要ではなく、
次の遷移が強ドライバにより実施されなければならなく
なるまで、弱ドライバは或るレベルを保持し得る。第9A
図を参照すると、バスドライバにより発生される波形が
示されている。時間t1の間、遷移が実施されなければな
らず、強ドライバが必要となる。時間t2の間、遷移は生
じず、それゆえ、弱ドライバはバスを適当なレベルに保
持し得る。
２個のドライバが同一信号線路（第７図）に接続される
とき、この観察の重要性が最もよく認識される。第9B図
を参照すると、第１の回路50は時間t1の間強ドライバで
バス54を駆動し、時間t2の間弱ドライバでバスを保持す
る。第２の回路は時間t3の間強ドライバでバスを駆動
し、時間t4の間弱ドライバでバスを保持する。第１の回
路50がハイインピーダンスモードに戻るには時間t5かか
り、さらに第２の回路52が可能化されるには時間t6かか
る。この場合、強ドライバと弱ドライバの間に競合が存
在する。次に損傷を避けるために、弱ドライバは、非常
に制限された電流が競合するドライバを流れるように、
十分な抵抗を提示するように設計され得る。
とき、この観察の重要性が最もよく認識される。第9B図
を参照すると、第１の回路50は時間t1の間強ドライバで
バス54を駆動し、時間t2の間弱ドライバでバスを保持す
る。第２の回路は時間t3の間強ドライバでバスを駆動
し、時間t4の間弱ドライバでバスを保持する。第１の回
路50がハイインピーダンスモードに戻るには時間t5かか
り、さらに第２の回路52が可能化されるには時間t6かか
る。この場合、強ドライバと弱ドライバの間に競合が存
在する。次に損傷を避けるために、弱ドライバは、非常
に制限された電流が競合するドライバを流れるように、
十分な抵抗を提示するように設計され得る。
別な観察は、各回路が同じデータを直列で送信する限
り、強ドライバを可能化する必要はない、ということで
ある。これは観察から以下の様になる。すなわち、デー
タのビットを直列に送信するドライバは各ビットに対し
その強ドライバを使用しないが、特定レベルのビット
（たとえばハイ）の送信の後に続くときのみ、ローへの
遷移が必要となる。考慮すべき最終点は、回路のうちの
１個により送信される第１のビットである。外部線路は
浮動し得て、そのレベルは電源のレベル同士の間ならど
こでもよい。この意味するところは、強ドライバが、PC
LK速度で中断せずに送信される一連のビットの第１のビ
ットを送信するために可能化されることが保証されるこ
とである。たとえば、第9C図の参照によれば、回路は一
連の３ビット56を送信し、次に一連の４ビット58をそれ
らの間の「デッドタイム」57とともに送信している。そ
の「デッドタイム」の間、別なドライバ回路はデータを
送信し得る。外部線路の状態がどのようなものであれ
ば、強バッファは各列の第１のビットを駆動しなければ
ならない。
り、強ドライバを可能化する必要はない、ということで
ある。これは観察から以下の様になる。すなわち、デー
タのビットを直列に送信するドライバは各ビットに対し
その強ドライバを使用しないが、特定レベルのビット
（たとえばハイ）の送信の後に続くときのみ、ローへの
遷移が必要となる。考慮すべき最終点は、回路のうちの
１個により送信される第１のビットである。外部線路は
浮動し得て、そのレベルは電源のレベル同士の間ならど
こでもよい。この意味するところは、強ドライバが、PC
LK速度で中断せずに送信される一連のビットの第１のビ
ットを送信するために可能化されることが保証されるこ
とである。たとえば、第9C図の参照によれば、回路は一
連の３ビット56を送信し、次に一連の４ビット58をそれ
らの間の「デッドタイム」57とともに送信している。そ
の「デッドタイム」の間、別なドライバ回路はデータを
送信し得る。外部線路の状態がどのようなものであれ
ば、強バッファは各列の第１のビットを駆動しなければ
ならない。
この発明の弱／強ドライバの組合わせ60が第10図に示さ
れている。第10図は、装置60のどの部分が強ドライバ6
2、弱ドライバ64、センサ66および第１ビットの検出68
に関連するかを示している。上で行なわれた観察に従え
ば、強ドライバ62は、第１ビットの検出ユニット68によ
り検出されるように、或る列の第１ビットを送信するた
めに使用されなければならない。センサ66は外部線路70
のレベルを検出する。或る列の第１ビットに対するのと
は違って、そのレベルが送信されるデータのレベルと同
一ならば、弱ドライバ64は可能化されたままである。そ
うではなく、外部線路のレベルが送信されるデータのレ
ベルと異なれば、強ドライバ62は可能化される。線路が
適当なレベルに達するとすぐに、強ドライバは不能化さ
れ、弱ドライバが引継ぎをする。それゆえ、強ドライバ
が可能化されるかどうかは、センサ66により決定される
ように、線路上にあるものとその上で駆動されなければ
ならないものとの間の比較の結果に依存する。
れている。第10図は、装置60のどの部分が強ドライバ6
2、弱ドライバ64、センサ66および第１ビットの検出68
に関連するかを示している。上で行なわれた観察に従え
ば、強ドライバ62は、第１ビットの検出ユニット68によ
り検出されるように、或る列の第１ビットを送信するた
めに使用されなければならない。センサ66は外部線路70
のレベルを検出する。或る列の第１ビットに対するのと
は違って、そのレベルが送信されるデータのレベルと同
一ならば、弱ドライバ64は可能化されたままである。そ
うではなく、外部線路のレベルが送信されるデータのレ
ベルと異なれば、強ドライバ62は可能化される。線路が
適当なレベルに達するとすぐに、強ドライバは不能化さ
れ、弱ドライバが引継ぎをする。それゆえ、強ドライバ
が可能化されるかどうかは、センサ66により決定される
ように、線路上にあるものとその上で駆動されなければ
ならないものとの間の比較の結果に依存する。
ドライバ60の制御論理部分と、強ドライバ62の制御論理
部分72と、弱ドライバ64の制御論理部分74とがまた第10
図に示されている。
部分72と、弱ドライバ64の制御論理部分74とがまた第10
図に示されている。
強ドライバ62および弱ドライバ64は各々、それぞれ２個
のCMOSトランジスタ76と78、および80と82を含み、また
それぞれ２個のインバータ84と86、および88と90を含
む。各インバータ84、86、88および90の出力端子は対応
するトランジスタ76、78、80および82のゲートに接続さ
れる。トランジスタ76および78のドレインは共通して外
部線路70に接続され、トランジスタ80および82のドレイ
ンも同様である。トランジスタ76および80のソースは正
の電圧源に接続され、トランジスタ78および82のドレイ
ンは接地に接続される。そういうものとして、ドライバ
60の部分62および64は従来の３状態ドライバである。
のCMOSトランジスタ76と78、および80と82を含み、また
それぞれ２個のインバータ84と86、および88と90を含
む。各インバータ84、86、88および90の出力端子は対応
するトランジスタ76、78、80および82のゲートに接続さ
れる。トランジスタ76および78のドレインは共通して外
部線路70に接続され、トランジスタ80および82のドレイ
ンも同様である。トランジスタ76および80のソースは正
の電圧源に接続され、トランジスタ78および82のドレイ
ンは接地に接続される。そういうものとして、ドライバ
60の部分62および64は従来の３状態ドライバである。
同様に、制御論理部分72および84は従来通りである。各
々がそれぞれNORゲート92および94を有し、それらの出
力端子はそれぞれインバータ84および88の入力端子に接
続される。制御論理部分72および74は各々がそれぞれNA
NDゲート96および98を有し、それらの出力端子はそれぞ
れインバータ86および90の入力端子に接続される。制御
論理72においては、第２のNORゲート100の出力はゲート
92の第１の入力に接続される。制御論理74においては、
第２のNORゲート102の出力はゲート98の第１の入力に接
続される。制御論理72においては、第２のNANDゲート10
4の出力はゲート96の第１の入力に接続される。制御論
理74においては、第２のNANDゲート106の出力はゲート9
4の第１の入力に接続される。
々がそれぞれNORゲート92および94を有し、それらの出
力端子はそれぞれインバータ84および88の入力端子に接
続される。制御論理部分72および74は各々がそれぞれNA
NDゲート96および98を有し、それらの出力端子はそれぞ
れインバータ86および90の入力端子に接続される。制御
論理72においては、第２のNORゲート100の出力はゲート
92の第１の入力に接続される。制御論理74においては、
第２のNORゲート102の出力はゲート98の第１の入力に接
続される。制御論理72においては、第２のNANDゲート10
4の出力はゲート96の第１の入力に接続される。制御論
理74においては、第２のNANDゲート106の出力はゲート9
4の第１の入力に接続される。
反転された形態で送信されるデータ（DIN）は信号線路7
2で受けられ、ゲート92、96、94および98の第２の入力
に導通される。ハイインピーダンス（HIZ）入力信号
（論理ハイレベルで活動状態である）は信号線路108で
受けられ、インバータ110の入力に導通される。HIZ信号
は、それぞれHIZが活動状態であるかそれとも非活動状
態であるかに依存して、DINが送信されるかそれとも無
視されるかを示す。インバータ110により発生される出
力信号はゲート92および94の第３の入力に導通される。
出力信号はまたインバータ112の入力に導通され、その
ように発生された出力信号はゲート96および98の第３の
入力に導通される。
2で受けられ、ゲート92、96、94および98の第２の入力
に導通される。ハイインピーダンス（HIZ）入力信号
（論理ハイレベルで活動状態である）は信号線路108で
受けられ、インバータ110の入力に導通される。HIZ信号
は、それぞれHIZが活動状態であるかそれとも非活動状
態であるかに依存して、DINが送信されるかそれとも無
視されるかを示す。インバータ110により発生される出
力信号はゲート92および94の第３の入力に導通される。
出力信号はまたインバータ112の入力に導通され、その
ように発生された出力信号はゲート96および98の第３の
入力に導通される。
第１ビットの検出68またはインバータ114への入力でHIZ
信号を受信する。インバータ114により発生された出力
信号はMOS送信ゲートスイッチ116の入力端子に導通され
る。スイッチ116はスイッチを可能化する（閉じる）PCM
クロック（PCLK）信号を受信し、かつスイッチを不能化
する（開く）補のPCMクロック（PCLK）を受信する。ス
イッチ116により導通される信号は、MOS送信ゲートスイ
ッチ120の入力端子に導通される信号を発生するインバ
ータ118により受信される。スイッチ120は、そのスイッ
チを不能化するPCMクロック立下がり（PCLK）（PCLKF信
号はPCLK信号とオーバラップしない）信号と、スイッチ
120を不能化する補のPCLKFL信号を受信する。PCLKおよ
びPCLKFはオーバラップしないクロックとしての期間を
有する。スイッチ120により導通される信号は、NANDゲ
ート124の第１の端子に導通される信号を発生するイン
バータ122により受信される。HIZ信号はNANDゲート124
の第２の端子に導通される。
信号を受信する。インバータ114により発生された出力
信号はMOS送信ゲートスイッチ116の入力端子に導通され
る。スイッチ116はスイッチを可能化する（閉じる）PCM
クロック（PCLK）信号を受信し、かつスイッチを不能化
する（開く）補のPCMクロック（PCLK）を受信する。ス
イッチ116により導通される信号は、MOS送信ゲートスイ
ッチ120の入力端子に導通される信号を発生するインバ
ータ118により受信される。スイッチ120は、そのスイッ
チを不能化するPCMクロック立下がり（PCLK）（PCLKF信
号はPCLK信号とオーバラップしない）信号と、スイッチ
120を不能化する補のPCLKFL信号を受信する。PCLKおよ
びPCLKFはオーバラップしないクロックとしての期間を
有する。スイッチ120により導通される信号は、NANDゲ
ート124の第１の端子に導通される信号を発生するイン
バータ122により受信される。HIZ信号はNANDゲート124
の第２の端子に導通される。
要素114、116、118、120、122および124は端縁検出器を
形成し、インバータ114および118は伝達ゲート116およ
び120により形成される段を隔離し、かつ伝達ゲートの
蓄積ノードを作り出す。これら要素は、HIZ信号が最初
に活動状態にされるとそれの立上がり端縁を検出し、送
信される第１のビットを示す。NANDゲート124により発
生される信号は1PCLK期間の長さであり、送信される第
１ビットを表わすDIM信号の受信に対するPCLK期間の間
活動状態である。ゲート124により発生される信号は、
第１ビットが送信されるとき、論理ローレベルにある。
この信号はゲート104およびゲート106の第２の入力に導
通され、さらにインバータ126を介してゲート100および
102の第２の入力に導通される。
形成し、インバータ114および118は伝達ゲート116およ
び120により形成される段を隔離し、かつ伝達ゲートの
蓄積ノードを作り出す。これら要素は、HIZ信号が最初
に活動状態にされるとそれの立上がり端縁を検出し、送
信される第１のビットを示す。NANDゲート124により発
生される信号は1PCLK期間の長さであり、送信される第
１ビットを表わすDIM信号の受信に対するPCLK期間の間
活動状態である。ゲート124により発生される信号は、
第１ビットが送信されるとき、論理ローレベルにある。
この信号はゲート104およびゲート106の第２の入力に導
通され、さらにインバータ126を介してゲート100および
102の第２の入力に導通される。
最後に、センサ66は第１群の４個のCMOSトランジスタ12
8、130、132および134のゲートでドライバ60により発生
されるデータアウト（DOUT）信号を受信する。これらト
ランジスタおよびMOSトランジスタ136および138は、DIN
およびDOUT信号に対し比較器の一部を形成するシュミッ
トトリガ回路を形成する。トランジスタ128のソースは
正の電圧に接続され、さらにトランジスタ128および130
のドレインおよびソースはそれぞれ、トランジスタ136
のドレインに接続される。トランジスタ136のソースは
また接地に接続される。トランジスタ136および138のゲ
ートはトランジスタ130および132のドレインに接続され
る。トランジスタ132および134のソースおよびドレイン
はそれぞれ、トランジスタ138のドレインに接続され
る。トランジスタ138のソースは正の電圧に接続され、
トランジスタ134のソースは接地に接続される。
8、130、132および134のゲートでドライバ60により発生
されるデータアウト（DOUT）信号を受信する。これらト
ランジスタおよびMOSトランジスタ136および138は、DIN
およびDOUT信号に対し比較器の一部を形成するシュミッ
トトリガ回路を形成する。トランジスタ128のソースは
正の電圧に接続され、さらにトランジスタ128および130
のドレインおよびソースはそれぞれ、トランジスタ136
のドレインに接続される。トランジスタ136のソースは
また接地に接続される。トランジスタ136および138のゲ
ートはトランジスタ130および132のドレインに接続され
る。トランジスタ132および134のソースおよびドレイン
はそれぞれ、トランジスタ138のドレインに接続され
る。トランジスタ138のソースは正の電圧に接続され、
トランジスタ134のソースは接地に接続される。
トランジスタ136および138のゲートの共通接続と、トラ
ンジスタ130のドレインとトランジスタ132のソースとが
インバータ140の入力に接続される。インバータ140の出
力で発生される信号はゲート102および106の第２の入力
に導通され、さらにインバータ142を介してゲート100お
よび104の第２の入力に導通される。第１ビットの検出6
8により発生された出力信号をゲート100、102、104およ
び106の第１の端子に与えることにより、上で説明され
たように、強ドライバ62が常に可能化されて一連のビッ
トの第１ビットを送信することが保証される。
ンジスタ130のドレインとトランジスタ132のソースとが
インバータ140の入力に接続される。インバータ140の出
力で発生される信号はゲート102および106の第２の入力
に導通され、さらにインバータ142を介してゲート100お
よび104の第２の入力に導通される。第１ビットの検出6
8により発生された出力信号をゲート100、102、104およ
び106の第１の端子に与えることにより、上で説明され
たように、強ドライバ62が常に可能化されて一連のビッ
トの第１ビットを送信することが保証される。
簡単にいうと、センサ66はライン70上の論理「１」レベ
ルを2.4ボルトより高い任意の電圧と理解し、かつ論理
「０」レベルを0.4ボルトより低い任意の電圧と理解す
る、シュミットトリガとして動作する。これら電圧の間
では、センサ66はトグルしない。最初PCMハイウェイ線
路70がこれらの電圧の間にあれば、センサ66は制御論理
部分72および74にPCMハイウェイの状態についての情報
は何も与えない。従って、制御論理部分72は常に、強ド
ライバ62が最初に可能化状態になることを引き起こす。
第１ビットの送信に続いて、センサ66が遷移を検出する
と、ドライバ間のスイッチングが起こる。
ルを2.4ボルトより高い任意の電圧と理解し、かつ論理
「０」レベルを0.4ボルトより低い任意の電圧と理解す
る、シュミットトリガとして動作する。これら電圧の間
では、センサ66はトグルしない。最初PCMハイウェイ線
路70がこれらの電圧の間にあれば、センサ66は制御論理
部分72および74にPCMハイウェイの状態についての情報
は何も与えない。従って、制御論理部分72は常に、強ド
ライバ62が最初に可能化状態になることを引き起こす。
第１ビットの送信に続いて、センサ66が遷移を検出する
と、ドライバ間のスイッチングが起こる。
強ドライバ62および弱ドライバの個別の動作は、それぞ
れそれらの制御論理回路72および74がそうであるよう
に、これ以外は従来通りである。従って、それらの動作
はここでは説明されない。
れそれらの制御論理回路72および74がそうであるよう
に、これ以外は従来通りである。従って、それらの動作
はここでは説明されない。
第１図は、２個の加入者ラインオーディオ処理回路（SL
AC）のパルス符号化変調（PCM）ハイウェイへの相互接
続を例示している。 第２図は、PCMハイウェイ上のデータの送信を例示する
タイミング図である。 第３図は、PCMハイウェイで送信されるデータのタイミ
ングをより詳細に例示している。 第４図は、この発明により処理されるバス競合問題を例
示している。 第５図は、この発明により処理されるバス競合の別な局
面を例示している。 第６図は、バス競合を除去する１つの方法を例示してい
る。 第７図は、信号線路に接続される２個の３状態バスドラ
イバの接続を例示している。 第８図は、第７図に示されるドライバによるデータ送信
のタイミングを例示している。 第9A図、第9B図および第9C図は、この発明の弱／強ドラ
イバの局面を例示するタイミング図である。 第10図は、この発明の弱／強バスドライバの論理図であ
る。 図において、60は回路、62および64は３状態ドライバ手
段、66はセンサ、72および74は論理手段である。
AC）のパルス符号化変調（PCM）ハイウェイへの相互接
続を例示している。 第２図は、PCMハイウェイ上のデータの送信を例示する
タイミング図である。 第３図は、PCMハイウェイで送信されるデータのタイミ
ングをより詳細に例示している。 第４図は、この発明により処理されるバス競合問題を例
示している。 第５図は、この発明により処理されるバス競合の別な局
面を例示している。 第６図は、バス競合を除去する１つの方法を例示してい
る。 第７図は、信号線路に接続される２個の３状態バスドラ
イバの接続を例示している。 第８図は、第７図に示されるドライバによるデータ送信
のタイミングを例示している。 第9A図、第9B図および第9C図は、この発明の弱／強ドラ
イバの局面を例示するタイミング図である。 第10図は、この発明の弱／強バスドライバの論理図であ
る。 図において、60は回路、62および64は３状態ドライバ手
段、66はセンサ、72および74は論理手段である。
Claims (5)
- 【請求項１】２値論理レベルを各々が有する出力ビット
列をバス上に伝達するためのバスドライブ回路であっ
て、 先頭ビットとしての第１のビットを含み、かつ各々が２
値論理レベルを有する入力ビット列を受ける入力端子
と、 前記バスに結合される強バスドライブ手段と、 前記バスに結合されかつ前記強バスドライブ手段よりも
小さな駆動力を有する弱バスドライブ手段とを備え、 前記入力ビット列の各ビットに対して、前記強バスドラ
イブ手段および前記弱バスドライブ手段の一方が選択的
に活性化されかつ他方が選択的に非活性状態とされて前
記バス上に出力ビット列を生成し、 前記強バスドライブ手段を活性状態としかつ前記弱バス
ドライブ手段を非活性状態とすべきときに第１の所定レ
ベルになりかつ前記弱バスドライブ手段を活性化しかつ
前記強バスドライブ手段を非活性化すべきときに第２の
所定レベルになるセンス信号を発生するためのセンス手
段と、 前記センス信号に応答して、前記強バスドライブ手段を
選択的に活性化および非活性化して前記入力ビット列を
伝達するための第１の論理手段と、 前記センス信号に応答して、前記弱バスドライブ手段を
選択的に活性化および非活性化して前記入力ビット列を
伝達するための第２の論理手段と、 前記入力ビット列の伝達タイミングを規定するタイミン
グ信号と出力ビットの出力許可を示すイネーブル信号と
に応答して、伝達されるべき入力ビット列の第１のビッ
トの受信を示す第１ビット受信指示信号を発生するため
の検出手段とを備え、 前記第１の論理手段は、前記第１ビット受信指示信号に
応答して、最初に前記強バスドライブ手段を活性化して
前記入力ビット列の前記第１のビットを前記出力ビット
列の第１の信号として前記バス上に伝達する手段を含
み、 前記第２の論理手段は、前記第１ビット受信指示信号に
応答して最初に前記バスドライブ手段を非活性化する手
段を含み、 前記センス手段は、前記第１の信号がそのときの論理レ
ベルを表わす所定の電圧レベルに到達したとき前記弱バ
スドライブ手段を活性化しかつ前記強バスドライブ手段
を非活性化する手段を含み、かつ 前記センス手段は、前記伝達されるべき入力ビット列の
前記第１のビットに続く各ビットの論理レベルを前記バ
スの対応のそのときの論理レベルと比較し、各ビットの
論理レベルが前記バスの対応のそのときの論理レベルと
異なるときに前記第１の所定のレベルのセンス信号を発
生し、かつ前記各ビットの論理レベルが前記バスの対応
のそのときの論理レベルと同じ場合には前記第２の所定
のレベルのセンス信号を発生する、バスドライブ回路。 - 【請求項２】前記第１および第２の論理手段は、前記イ
ネーブル信号の非活性化時に前記強バスドライブ手段お
よび前記弱バスドライブ手段をともに非活性状態とする
手段を含む、特許請求の範囲第１項記載のバスドライブ
回路。 - 【請求項３】前記センス手段は前記バス上の信号を入力
するシュミットトリガを備える、特許請求の範囲第１項
記載のバスドライブ回路。 - 【請求項４】前記検出手段は、第１、第２および第３の
インバータと、第１および第２の伝送ゲートと、NAND論
理ゲートとを備え、 前記第１のインバータは、その入力が前記イネーブル信
号を受けるように接続され、かつその出力が前記第１の
伝送ゲートの入力端子に接続され、 前記第２のインバータは、その入力が前記第１の伝送ゲ
ートの出力端子に接続されかつその出力が前記第２の伝
送ゲートの入力端子に接続され、 前記第３のインバータは、その入力が前記第２の伝送ゲ
ートの出力端子に接続されかつその出力が前記NAND論理
ゲートの第１の入力に接続され、かつ 前記NAND論理ゲートは、その第２の入力が前記イネーブ
ル信号を受けるように接続され、その出力から前記第１
ビット受信指示信号を生成する、特許請求の範囲第１項
記載のバスドライブ回路。 - 【請求項５】前記シュミットトリガは、第１、第２およ
び第３のＰチャネルMOSトランジスタと、第１、第２お
よび第３のＮチャネルMOSトランジスタと、インバータ
とを備え、 前記第１および第２のＰチャネルMOSトランジスタなら
びに前記第１および第２のＮチャネルMOSトランジスタ
は、それらのゲートが前記バスに共通に接続され、 前記第１のＰチャネルMOSトランジスタは、そのソース
が電源電位を受けるように接続され、 前記第２のＮチャネルMOSトランジスタは、そのソース
が接地電位を受けるように接続され、 前記第３のＰチャネルMOSトランジスタは、そのドレイ
ンが前記第１のＰチャネルMOSトランジスタのドレイン
および前記第２のＰチャネルMOSトランジスタのソース
に接続され、 前記第３のＮチャネルMOSトランジスタは、そのドレイ
ンが前記第１のＮチャネルMOSトランジスタのソースお
よび前記第２のＮチャネルMOSトランジスタのドレイン
に接続され、 前記第３のＰチャネルMOSトランジスタおよび前記第３
のＮチャネルMOSトランジスタは、それらのゲートが前
記第２のＰチャネルMOSトランジスタおよび前記第１の
ＮチャネルMOSトランジスタのドレインに共通に接続さ
れ、 前記第３のＰチャネルMOSトランジスタは、そのソース
が接地電位を受けるように接続され、 前記第３のＰチャネルMOSトランジスタは、そのソース
が電源電位を受けるように接続され、 前記インバータは、その入力が前記第３のＰチャネルMO
Sトランジスタおよび前記第３のＮチャネルMOSトランジ
スタのゲートに接続され、その出力から前記センス信号
を出力する、特許請求の範囲第１項記載のバスドライブ
回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US77,349 | 1987-07-24 | ||
| US07/077,349 US4941126A (en) | 1987-07-24 | 1987-07-24 | Weak/strong bus driver |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6444144A JPS6444144A (en) | 1989-02-16 |
| JPH0771091B2 true JPH0771091B2 (ja) | 1995-07-31 |
Family
ID=22137548
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63182776A Expired - Lifetime JPH0771091B2 (ja) | 1987-07-24 | 1988-07-21 | バスドライブ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4941126A (ja) |
| EP (1) | EP0300263B1 (ja) |
| JP (1) | JPH0771091B2 (ja) |
| DE (1) | DE3852349T2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5418935A (en) * | 1990-04-30 | 1995-05-23 | Unisys Corporation | Apparatus for preventing double drive occurrences on a common bus by delaying enablement of one driver after indication of disablement to other driver is received |
| EP0503850A1 (en) * | 1991-03-13 | 1992-09-16 | AT&T Corp. | Microprocessor with low power bus |
| US5835535A (en) * | 1992-11-23 | 1998-11-10 | Motorola, Inc. | Data bus interface apparatus which measures voltage potential on the uplink line of the data bus and removes an AC component |
| US5729547A (en) * | 1996-02-07 | 1998-03-17 | Dutec, Inc. | Automatic driver/receiver control for half-duplex serial networks |
| US5941997A (en) * | 1996-11-26 | 1999-08-24 | Play Incorporated | Current-based contention detection and handling system |
| DE60322348D1 (de) * | 2003-04-28 | 2008-09-04 | Texas Instruments Inc | Bussystem für die Verwaltung eines Endgeräts |
| JP3857697B2 (ja) * | 2004-03-24 | 2006-12-13 | 株式会社東芝 | 半導体集積回路、半導体記憶装置及び半導体記憶装置のテスト方法 |
| TWI459207B (zh) * | 2006-10-17 | 2014-11-01 | Monolithic Power Systems Inc | 單線串列協定實施系統及方法 |
| US7944807B2 (en) * | 2006-10-17 | 2011-05-17 | Monolithic Power Systems, Inc. | System and method for implementing a single-wire serial protocol |
| EP2672392A1 (en) * | 2012-06-05 | 2013-12-11 | ABB Technology AG | Collision detection in eia-485 bus systems |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3749936A (en) * | 1971-08-19 | 1973-07-31 | Texas Instruments Inc | Fault protected output buffer |
| US4178620A (en) * | 1977-10-11 | 1979-12-11 | Signetics Corporation | Three state bus driver with protection circuitry |
| US4242738A (en) * | 1979-10-01 | 1980-12-30 | Rca Corporation | Look ahead high speed circuitry |
| US4305106A (en) * | 1980-01-18 | 1981-12-08 | Harris Corporation | System for short circuit protection using electronic logic in a feedback arrangement |
| US4734909A (en) * | 1982-03-08 | 1988-03-29 | Sperry Corporation | Versatile interconnection bus |
| US4477741A (en) * | 1982-03-29 | 1984-10-16 | International Business Machines Corporation | Dynamic output impedance for 3-state drivers |
| US4531068A (en) * | 1983-09-19 | 1985-07-23 | International Business Machines Corporation | Bus line precharging tristate driver circuit |
| JPS6064547A (ja) * | 1983-09-19 | 1985-04-13 | Fujitsu Ltd | 双方向信号伝送方式 |
| JPS6132162A (ja) * | 1984-07-24 | 1986-02-14 | Fuji Photo Film Co Ltd | 情報転送の競合防止回路 |
| US4620310A (en) * | 1985-03-11 | 1986-10-28 | Metapath Inc. | Method and apparatus for generating bipolar pulses in a local area network |
-
1987
- 1987-07-24 US US07/077,349 patent/US4941126A/en not_active Expired - Lifetime
-
1988
- 1988-07-05 DE DE3852349T patent/DE3852349T2/de not_active Expired - Fee Related
- 1988-07-05 EP EP88110700A patent/EP0300263B1/en not_active Expired - Lifetime
- 1988-07-21 JP JP63182776A patent/JPH0771091B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4500988A (en) | 1982-03-08 | 1985-02-19 | Sperry Corporation | VLSI Wired-OR driver/receiver circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3852349T2 (de) | 1995-07-27 |
| DE3852349D1 (de) | 1995-01-19 |
| EP0300263B1 (en) | 1994-12-07 |
| EP0300263A3 (en) | 1991-11-06 |
| US4941126A (en) | 1990-07-10 |
| EP0300263A2 (en) | 1989-01-25 |
| JPS6444144A (en) | 1989-02-16 |
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