JPH08330935A - 入出力バッファ回路、出力バッファ回路及びそれらを用いた電子機器 - Google Patents
入出力バッファ回路、出力バッファ回路及びそれらを用いた電子機器Info
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- JPH08330935A JPH08330935A JP8094822A JP9482296A JPH08330935A JP H08330935 A JPH08330935 A JP H08330935A JP 8094822 A JP8094822 A JP 8094822A JP 9482296 A JP9482296 A JP 9482296A JP H08330935 A JPH08330935 A JP H08330935A
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply
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- General Engineering & Computer Science (AREA)
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- Logic Circuits (AREA)
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Abstract
(57)【要約】
【課題】 低消費電力の入出力バッファ回路、出力バッ
ファ回路及びそれらを用いた電子機器を提供すること。 【解決手段】 入力ライン１２ａ途中には入力バッファ
１０２が、出力ライン１２ｂ途中には出力バッファ１０
３がそれぞれ設けられ、各バッファ１０２，１０３は入
出力端子Ｘを有する入出力ライン１０に接続されてい
る。入出力ライン途中にはラッチ回路１０４が接続され
ている。ラッチ回路１０４は、第１の制御端子ＣＮＴ１
からの第１の制御信号により、ラッチ可能な第１のＯＮ
状態と、ラッチ出力端がハイインピーダンスとなる第１
のＯＦＦ状態とに切り換えられる。出力バッファ１０３
は、第２の制御端子ＣＮＴ２からの第２の制御信号によ
り、信号出力可能な第２のＯＮ状態と、出力バッファ出
力端がハイインピーダンスとなる第２のＯＦＦ状態とに
切り換えられる。第１の制御信号と第２の制御信号とを
同一信号とし、あるいは第１の制御信号を遅延回路によ
り遅延させて第２の制御信号を生成しても良い。
ファ回路及びそれらを用いた電子機器を提供すること。 【解決手段】 入力ライン１２ａ途中には入力バッファ
１０２が、出力ライン１２ｂ途中には出力バッファ１０
３がそれぞれ設けられ、各バッファ１０２，１０３は入
出力端子Ｘを有する入出力ライン１０に接続されてい
る。入出力ライン途中にはラッチ回路１０４が接続され
ている。ラッチ回路１０４は、第１の制御端子ＣＮＴ１
からの第１の制御信号により、ラッチ可能な第１のＯＮ
状態と、ラッチ出力端がハイインピーダンスとなる第１
のＯＦＦ状態とに切り換えられる。出力バッファ１０３
は、第２の制御端子ＣＮＴ２からの第２の制御信号によ
り、信号出力可能な第２のＯＮ状態と、出力バッファ出
力端がハイインピーダンスとなる第２のＯＦＦ状態とに
切り換えられる。第１の制御信号と第２の制御信号とを
同一信号とし、あるいは第１の制御信号を遅延回路によ
り遅延させて第２の制御信号を生成しても良い。
Description
【０００１】
【発明の属する技術分野】本発明は、ラッチ回路を備え
た入出力バッファ回路、出力バッファ回路及びそれらを
用いた電子機器に関する。
た入出力バッファ回路、出力バッファ回路及びそれらを
用いた電子機器に関する。
【０００２】
【背景技術及び発明が解決しようとする課題】出力バッ
ファ回路又は入出力バッファ回路では、出力バッファを
構成するトランジスタをＯＦＦ状態としたとき、その回
路の出力端子がハイインピーダンスとなることを防止す
る必要がある。このために、プルアップ抵抗又はプルダ
ウン抵抗にて、回路の出力端子がＶＤＤ電位又はＶＳＳ
電位にセットされるようにしている。
ファ回路又は入出力バッファ回路では、出力バッファを
構成するトランジスタをＯＦＦ状態としたとき、その回
路の出力端子がハイインピーダンスとなることを防止す
る必要がある。このために、プルアップ抵抗又はプルダ
ウン抵抗にて、回路の出力端子がＶＤＤ電位又はＶＳＳ
電位にセットされるようにしている。
【０００３】しかし、出力バッファ回路又は入出力バッ
ファ回路を出力状態としたときには、プルアップ抵抗又
はプルダウン抵抗を介して無駄な電流が流れてしまう。
ファ回路を出力状態としたときには、プルアップ抵抗又
はプルダウン抵抗を介して無駄な電流が流れてしまう。
【０００４】そこで、出力保持機能付の出力バッファ回
路または入出力バッファ回路は、図１７に示すように、
常時動作状態のラッチ回路が具備されていた。
路または入出力バッファ回路は、図１７に示すように、
常時動作状態のラッチ回路が具備されていた。
【０００５】従来、出力保持機能付の出力バッファ回路
または入出力バッファ回路は、ラッチ回路が常時動作状
態にあるため、出力バッファ回路または入出力バッファ
回路が出力状態にある場合であって、その出力電位が変
化した時に、ラッチ回路を介して依然として電流が流れ
るという問題点を有する。
または入出力バッファ回路は、ラッチ回路が常時動作状
態にあるため、出力バッファ回路または入出力バッファ
回路が出力状態にある場合であって、その出力電位が変
化した時に、ラッチ回路を介して依然として電流が流れ
るという問題点を有する。
【０００６】例えば図１７の入出力バッファ回路におい
て、ＣＮＴ端子にＶＳＳ電位（以下、Ｌと略す）が入力
され出力状態の時、ＯＵＴ端子をＬからＶＤＤ電位（以
下、Ｈと略す）へ変化させた場合、ラッチ回路１００４
が保持し出力しているＬデータと、入出力回路１００１
の出力バッファ１００３が出力するＨデータとが入出力
ライン上でぶつかり、出力バッファ１００３のＰ−ｃｈ
トランジスタからラッチ回路１００４の出力インバータ
１００６のＮ−ｃｈトランジスタを介して、ＶＤＤ電源
からＶＳＳ電源へ電流が流れる。この電流は、Ｘ端子の
電位が入力インバータ１００５のロジックレベル以上に
なり、入力インバータ１００５が保持している電位がＨ
からＬに反転するまで流れ続ける。
て、ＣＮＴ端子にＶＳＳ電位（以下、Ｌと略す）が入力
され出力状態の時、ＯＵＴ端子をＬからＶＤＤ電位（以
下、Ｈと略す）へ変化させた場合、ラッチ回路１００４
が保持し出力しているＬデータと、入出力回路１００１
の出力バッファ１００３が出力するＨデータとが入出力
ライン上でぶつかり、出力バッファ１００３のＰ−ｃｈ
トランジスタからラッチ回路１００４の出力インバータ
１００６のＮ−ｃｈトランジスタを介して、ＶＤＤ電源
からＶＳＳ電源へ電流が流れる。この電流は、Ｘ端子の
電位が入力インバータ１００５のロジックレベル以上に
なり、入力インバータ１００５が保持している電位がＨ
からＬに反転するまで流れ続ける。
【０００７】ＯＵＴ端子の電位をＨからＬへ変化させた
場合も同様に、出力インバータ１００６のＰ−ｃｈトラ
ンジスタから出力バッファ１００３のＮ−ｃｈトランジ
スタを介して、ＶＤＤ電源からＶＳＳ電源へ電流が流れ
ることになる。
場合も同様に、出力インバータ１００６のＰ−ｃｈトラ
ンジスタから出力バッファ１００３のＮ−ｃｈトランジ
スタを介して、ＶＤＤ電源からＶＳＳ電源へ電流が流れ
ることになる。
【０００８】本発明の目的とするところは、ラッチ回路
を制御することのできる入出力バッファ回路、出力バッ
ファ回路及びそれらを用いた電子機器を提供することに
ある。
を制御することのできる入出力バッファ回路、出力バッ
ファ回路及びそれらを用いた電子機器を提供することに
ある。
【０００９】本発明の他の目的は、出力バッファの状態
に応じて、ラッチ回路を制御して、無駄な電流が流れる
ことを低減した低消費電力の入出力バッファ回路、出力
バッファ回路及びそれらを用いた電子機器を提供するこ
とにある。
に応じて、ラッチ回路を制御して、無駄な電流が流れる
ことを低減した低消費電力の入出力バッファ回路、出力
バッファ回路及びそれらを用いた電子機器を提供するこ
とにある。
【００１０】本発明のさらに他の目的は、出力バッファ
の状態に応じて、ラッチ回路を制御して、ラッチ動作を
確実に行うことができる入出力バッファ回路、出力バッ
ファ回路及びそれらを用いた電子機器を提供することに
ある。
の状態に応じて、ラッチ回路を制御して、ラッチ動作を
確実に行うことができる入出力バッファ回路、出力バッ
ファ回路及びそれらを用いた電子機器を提供することに
ある。
【００１１】
【課題を解決するための手段】本発明の入出力バッファ
回路は、一端に入出力端子を有し、他端が入力ラインと
出力ラインとに分岐された入出力ラインと、前記入力ラ
イン途中に設けられ、バッファ入力端より入力信号が入
力される入力バッファと、前記出力ライン途中に設けら
れ、バッファ出力端より出力信号を出力する出力バッフ
ァと、前記入出力ライン途中に接続され、前記入力信号
及び前記出力信号の電位をラッチし、ラッチ出力端にて
前記電位を保持するラッチ回路と、制御信号を受け入れ
る制御端子と、を有し、前記ラッチ回路は、前記制御端
子を介して入力された第１の制御信号に基づいて、前記
入力信号及び前記出力信号の電位をラッチする第１のＯ
Ｎ状態と、前記ラッチ出力端がハイインピーダンスとな
る第１のＯＦＦ状態とに切り換えられることを特徴とす
る。
回路は、一端に入出力端子を有し、他端が入力ラインと
出力ラインとに分岐された入出力ラインと、前記入力ラ
イン途中に設けられ、バッファ入力端より入力信号が入
力される入力バッファと、前記出力ライン途中に設けら
れ、バッファ出力端より出力信号を出力する出力バッフ
ァと、前記入出力ライン途中に接続され、前記入力信号
及び前記出力信号の電位をラッチし、ラッチ出力端にて
前記電位を保持するラッチ回路と、制御信号を受け入れ
る制御端子と、を有し、前記ラッチ回路は、前記制御端
子を介して入力された第１の制御信号に基づいて、前記
入力信号及び前記出力信号の電位をラッチする第１のＯ
Ｎ状態と、前記ラッチ出力端がハイインピーダンスとな
る第１のＯＦＦ状態とに切り換えられることを特徴とす
る。
【００１２】本発明によれば、ラッチ回路をオン、オフ
制御することができる。従って、出力バッファが出力状
態であって、その出力電位が変化しても、ラッチ回路を
第１のＯＦＦ状態としておくことができ、無駄な電流が
流れることを防止できる。
制御することができる。従って、出力バッファが出力状
態であって、その出力電位が変化しても、ラッチ回路を
第１のＯＦＦ状態としておくことができ、無駄な電流が
流れることを防止できる。
【００１３】本発明では、図４に示すように、前記制御
端子をラッチ回路及び出力バッファに接続してもよい。
端子をラッチ回路及び出力バッファに接続してもよい。
【００１４】本発明では、制御端子が、図１に示すよう
に、ラッチ回路に接続され、第１の制御信号が受け入れ
られる第１の制御端子と、出力バッファに接続され、第
２の制御信号が受け入れられる第２の制御端子とを有す
ることができる。この場合、前記出力バッファは、第２
の制御信号に基づいて、前記出力信号を出力する第２の
ＯＮ状態と、前記バッファ出力端がハイインピーダンス
となる第２のＯＦＦ状態とに切り換えられる。
に、ラッチ回路に接続され、第１の制御信号が受け入れ
られる第１の制御端子と、出力バッファに接続され、第
２の制御信号が受け入れられる第２の制御端子とを有す
ることができる。この場合、前記出力バッファは、第２
の制御信号に基づいて、前記出力信号を出力する第２の
ＯＮ状態と、前記バッファ出力端がハイインピーダンス
となる第２のＯＦＦ状態とに切り換えられる。
【００１５】さらには、図６に示すように、制御端子と
出力バッファとの間に遅延回路をさらに設けらることも
できる。遅延回路は、第１の制御信号よりも所定時間遅
延された第２の制御信号を生成し、これを出力バッファ
にむけて出力する。
出力バッファとの間に遅延回路をさらに設けらることも
できる。遅延回路は、第１の制御信号よりも所定時間遅
延された第２の制御信号を生成し、これを出力バッファ
にむけて出力する。
【００１６】いずれの場合も、出力バッファが第２の制
御信号により第２のＯＮ状態に設定されている時に、ラ
ッチ回路が第１の制御信号により第１のＯＦＦ状態に設
定されることが好ましい。上述の通り、無駄な電流が流
れることを防止できるからである。
御信号により第２のＯＮ状態に設定されている時に、ラ
ッチ回路が第１の制御信号により第１のＯＦＦ状態に設
定されることが好ましい。上述の通り、無駄な電流が流
れることを防止できるからである。
【００１７】出力バッファが第２の制御信号により第２
のＯＦＦ状態に設定されている時に、ラッチ回路が第１
の制御信号により第１のＯＮ状態に設定されることが好
ましい。この場合、入力バッファへの入力状態となり、
その入力信号の電位をラッチ回路にてラッチできる。
のＯＦＦ状態に設定されている時に、ラッチ回路が第１
の制御信号により第１のＯＮ状態に設定されることが好
ましい。この場合、入力バッファへの入力状態となり、
その入力信号の電位をラッチ回路にてラッチできる。
【００１８】出力バッファが、第２の制御信号に基づい
て、第２のＯＮ状態から第２のＯＦＦ状態に切り換えら
れる直前に、ラッチ回路が、第１の制御信号に基づい
て、第１のＯＦＦ状態から第１のＯＮ状態に切り換えら
れることが好ましい（図３参照）。
て、第２のＯＮ状態から第２のＯＦＦ状態に切り換えら
れる直前に、ラッチ回路が、第１の制御信号に基づい
て、第１のＯＦＦ状態から第１のＯＮ状態に切り換えら
れることが好ましい（図３参照）。
【００１９】それにより第１のＯＮ状態と第２のＯＮ状
態とが同時に達成される第１の期間Ｔ１が設定される。
入出力バッファ回路が出力状態から入力状態に切り替わ
る直前の出力電位を、この第１の期間Ｔ１中に、ラッチ
回路にて確実にラッチすることができる。
態とが同時に達成される第１の期間Ｔ１が設定される。
入出力バッファ回路が出力状態から入力状態に切り替わ
る直前の出力電位を、この第１の期間Ｔ１中に、ラッチ
回路にて確実にラッチすることができる。
【００２０】遅延回路を用いると、出力バッファが、第
２の制御信号に基づいて、第２のＯＦＦ状態から第２の
ＯＮ状態に切り換えられる直前に、ラッチ回路が、第１
の制御信号に基づいて、第１のＯＮ状態から第１のＯＦ
Ｆ状態に切り換えられる場合がある（図８（Ａ）、
（Ｂ）参照）。それにより、第１のＯＦＦ状態と第２の
ＯＦＦ状態とが同時に達成される第２の期間Ｔ２が設定
される。この場合には、遅延回路によって、第１の期間
Ｔ１よりも第２の期間Ｔ２を短く設定すると良い（図１
０参照）。
２の制御信号に基づいて、第２のＯＦＦ状態から第２の
ＯＮ状態に切り換えられる直前に、ラッチ回路が、第１
の制御信号に基づいて、第１のＯＮ状態から第１のＯＦ
Ｆ状態に切り換えられる場合がある（図８（Ａ）、
（Ｂ）参照）。それにより、第１のＯＦＦ状態と第２の
ＯＦＦ状態とが同時に達成される第２の期間Ｔ２が設定
される。この場合には、遅延回路によって、第１の期間
Ｔ１よりも第２の期間Ｔ２を短く設定すると良い（図１
０参照）。
【００２１】遅延回路を用いると、出力バッファが、第
２の制御信号に基づいて、第２のＯＦＦ状態から第２の
ＯＮ状態に切り換えられる直後に、ラッチ回路を、第１
の制御信号に基づいて、１のＯＮ状態から第１のＯＦＦ
状態に切り換えることができる。
２の制御信号に基づいて、第２のＯＦＦ状態から第２の
ＯＮ状態に切り換えられる直後に、ラッチ回路を、第１
の制御信号に基づいて、１のＯＮ状態から第１のＯＦＦ
状態に切り換えることができる。
【００２２】それにより前記第１のＯＮ状態と前記第２
のＯＮ状態とが同時に達成される第２の期間が設定され
る。この場合、入出力バッファ回路が入力状態より出力
状態に移行する際に、入出力端子の電位を、出力インバ
ータの電位に固定できる。このため、第２の期間Ｔ２中
に、入出力端子が電気的にフローティングとなることを
防止できる。
のＯＮ状態とが同時に達成される第２の期間が設定され
る。この場合、入出力バッファ回路が入力状態より出力
状態に移行する際に、入出力端子の電位を、出力インバ
ータの電位に固定できる。このため、第２の期間Ｔ２中
に、入出力端子が電気的にフローティングとなることを
防止できる。
【００２３】ラッチ回路は、第１の入力端及び第１の出
力端を有し、前記第１の入力端が前記入出力ラインに接
続された入力インバータと、第２の入力端及び第２の出
力端を有し、前記第２の入力端が前記第１の出力端に接
続され、前記第２の出力端がラッチ出力端として前記入
出力ラインに接続された出力インバータと、を有するこ
とができる。
力端を有し、前記第１の入力端が前記入出力ラインに接
続された入力インバータと、第２の入力端及び第２の出
力端を有し、前記第２の入力端が前記第１の出力端に接
続され、前記第２の出力端がラッチ出力端として前記入
出力ラインに接続された出力インバータと、を有するこ
とができる。
【００２４】この場合、制御端子と出力バッファとの間
に遅延回路をさらに設けることが好ましい（図６，７参
照）。遅延回路は、第１の制御信号よりも所定時間遅延
された第２の制御信号を出力バッファに出力する。
に遅延回路をさらに設けることが好ましい（図６，７参
照）。遅延回路は、第１の制御信号よりも所定時間遅延
された第２の制御信号を出力バッファに出力する。
【００２５】上記の場合、第１の制御信号が入力インバ
ータのみに入力され、第２の制御信号が出力バッファ及
び出力インバータに入力される構成とすることもできる
（図７参照）。こうすると、入力インバータは、第１の
制御信号に基づいて、該入力インバータが動作可能な第
３のＯＮ状態と、第１の出力端がハイインピーダンスと
なる第３のＯＦＦ状態とに切り換えられる。一方、出力
インバータは、第２の制御信号に基づいて、該出力イン
バータが動作可能な第４のＯＮ状態と、第２の出力端が
ハイインピーダンスとなる第４のＯＦＦ状態とに切り換
えられる。
ータのみに入力され、第２の制御信号が出力バッファ及
び出力インバータに入力される構成とすることもできる
（図７参照）。こうすると、入力インバータは、第１の
制御信号に基づいて、該入力インバータが動作可能な第
３のＯＮ状態と、第１の出力端がハイインピーダンスと
なる第３のＯＦＦ状態とに切り換えられる。一方、出力
インバータは、第２の制御信号に基づいて、該出力イン
バータが動作可能な第４のＯＮ状態と、第２の出力端が
ハイインピーダンスとなる第４のＯＦＦ状態とに切り換
えられる。
【００２６】出力バッファが、第２の制御信号に基づい
て、第２のＯＮ状態から第２のＯＦＦ状態に切り換えら
れる直前に、入力インバータが、第１の制御信号に基づ
いて、第３のＯＦＦ状態から第３のＯＮ状態に切り換え
られることが好ましい（図１２参照）。
て、第２のＯＮ状態から第２のＯＦＦ状態に切り換えら
れる直前に、入力インバータが、第１の制御信号に基づ
いて、第３のＯＦＦ状態から第３のＯＮ状態に切り換え
られることが好ましい（図１２参照）。
【００２７】それにより第２のＯＮ状態と第３のＯＮ状
態と同時に達成される第１の期間Ｔ１が設定される。入
出力バッファ回路が出力状態から入力状態に切り替わる
直前の出力電位を、この第１の期間Ｔ１中に、ラッチ回
路にて確実にラッチすることができる。
態と同時に達成される第１の期間Ｔ１が設定される。入
出力バッファ回路が出力状態から入力状態に切り替わる
直前の出力電位を、この第１の期間Ｔ１中に、ラッチ回
路にて確実にラッチすることができる。
【００２８】さらに、出力インバータが、第２の制御信
号に基づいて、第４のＯＮ状態から第４のＯＦＦ状態に
切り換えられる直前に、入力インバータが、第１の制御
信号に基づいて、第３のＯＮ状態から第３のＯＦＦ状態
に切り換えられる（図１２参照）。
号に基づいて、第４のＯＮ状態から第４のＯＦＦ状態に
切り換えられる直前に、入力インバータが、第１の制御
信号に基づいて、第３のＯＮ状態から第３のＯＦＦ状態
に切り換えられる（図１２参照）。
【００２９】それにより、第４のＯＮ状態と第３のＯＦ
Ｆ状態とが同時に達成される第２の期間が設定される。
この場合も、遅延回路によって第１の期間よりも第２の
期間を短く設定することが好ましい。出力インバータが
第４のＯＮ状態で、入力インバータが第３のＯＦＦ状態
であると、出力インバータの入力電位がフローティング
となり、貫通電流が流れ続けるからである。
Ｆ状態とが同時に達成される第２の期間が設定される。
この場合も、遅延回路によって第１の期間よりも第２の
期間を短く設定することが好ましい。出力インバータが
第４のＯＮ状態で、入力インバータが第３のＯＦＦ状態
であると、出力インバータの入力電位がフローティング
となり、貫通電流が流れ続けるからである。
【００３０】なお上記の場合、出力バッファが、第２の
制御信号に基づいて、第２のＯＦＦ状態から第２のＯＮ
状態に切り換えられるとぼほ同時に、出力インバータ
が、第１の制御信号に基づいて、第４のＯＮ状態から第
４のＯＦＦ状態に切り換えられる（図１２参照）。それ
により、入出力バッファ回路が出力状態から入力状態に
切り替わる直前にて、出力バッファの出力端がハイイン
ピーダンスであっても、出力インバータの出力電位を入
出力端子の電位としてセットできる。この結果、入出力
端子が電気的にフローティングとなる事態を防止でき
る。
制御信号に基づいて、第２のＯＦＦ状態から第２のＯＮ
状態に切り換えられるとぼほ同時に、出力インバータ
が、第１の制御信号に基づいて、第４のＯＮ状態から第
４のＯＦＦ状態に切り換えられる（図１２参照）。それ
により、入出力バッファ回路が出力状態から入力状態に
切り替わる直前にて、出力バッファの出力端がハイイン
ピーダンスであっても、出力インバータの出力電位を入
出力端子の電位としてセットできる。この結果、入出力
端子が電気的にフローティングとなる事態を防止でき
る。
【００３１】出力バッファが、第２の制御信号に基づい
て、第２のＯＮ状態から第２のＯＦＦ状態に切り換えら
れる直前に、入力インバータが、第１の制御信号に基づ
いて、第３のＯＦＦ状態から第３のＯＮ状態に切り換え
られることが好ましい（図１４（Ｃ）参照）。
て、第２のＯＮ状態から第２のＯＦＦ状態に切り換えら
れる直前に、入力インバータが、第１の制御信号に基づ
いて、第３のＯＦＦ状態から第３のＯＮ状態に切り換え
られることが好ましい（図１４（Ｃ）参照）。
【００３２】それにより前記第２のＯＮ状態と前記第３
のＯＮ状態と同時に達成される第１の期間Ｔ１が設定さ
れる。この場合も、入出力バッファ回路が出力状態より
入力状態に移行する時に、第１の期間Ｔ１中にて、出力
バッファからの出力電位を入力インバータにて確実にラ
ッチできる。しかも、この第２の期間Ｔ２では、出力イ
ンバータがＯＦＦ状態であるから、ラッチ時に貫通電流
が流れることも防止できる。
のＯＮ状態と同時に達成される第１の期間Ｔ１が設定さ
れる。この場合も、入出力バッファ回路が出力状態より
入力状態に移行する時に、第１の期間Ｔ１中にて、出力
バッファからの出力電位を入力インバータにて確実にラ
ッチできる。しかも、この第２の期間Ｔ２では、出力イ
ンバータがＯＦＦ状態であるから、ラッチ時に貫通電流
が流れることも防止できる。
【００３３】出力バッファが、第２の制御信号に基づい
て、第２のＯＦＦ状態から第２のＯＮ状態に切り換えら
れるとほぼ同時に、出力インバータが、第１の制御信号
に基づいて、第４のＯＮ状態から第４のＯＦＦ状態に切
り換えられることが好ましい（図１４（Ｃ）参照）。
て、第２のＯＦＦ状態から第２のＯＮ状態に切り換えら
れるとほぼ同時に、出力インバータが、第１の制御信号
に基づいて、第４のＯＮ状態から第４のＯＦＦ状態に切
り換えられることが好ましい（図１４（Ｃ）参照）。
【００３４】それにより第２のＯＮ状態と前記第４のＯ
ＦＦ状態とが同時に達成される第２の期間Ｔ２が設定さ
れる。この第２の期間Ｔ２中では、出力バッファと出力
インバータの出力端が共にＯＮ状態とはならないので、
貫通電流が流れることはない。
ＦＦ状態とが同時に達成される第２の期間Ｔ２が設定さ
れる。この第２の期間Ｔ２中では、出力バッファと出力
インバータの出力端が共にＯＮ状態とはならないので、
貫通電流が流れることはない。
【００３５】また、本発明は、入力バッファのない出力
バッファ回路にも同様に適用できる。
バッファ回路にも同様に適用できる。
【００３６】本発明に係る電子機器は、上述の入出力バ
ッファ回路と、制御信号を入出力バッファ回路に出力し
て制御する制御手段を有する。あるいは、本発明に係る
電子機器は、上述の出力バッファ回路と、制御信号を入
出力バッファ回路に出力して制御する制御手段を有す
る。これら電子機器は、低消費電力であり、しかも出力
時又は入出力時のラッチ動作を確実に実行できる。
ッファ回路と、制御信号を入出力バッファ回路に出力し
て制御する制御手段を有する。あるいは、本発明に係る
電子機器は、上述の出力バッファ回路と、制御信号を入
出力バッファ回路に出力して制御する制御手段を有す
る。これら電子機器は、低消費電力であり、しかも出力
時又は入出力時のラッチ動作を確実に実行できる。
【００３７】
（第１実施例）本発明の第１の実施例として、図１に出
力保持機能付の入出力バッファ回路１００の回路図を示
し、図１５にその入出力バッファ回路１００を備えた電
子機器のメモリ制御部を示す。
力保持機能付の入出力バッファ回路１００の回路図を示
し、図１５にその入出力バッファ回路１００を備えた電
子機器のメモリ制御部を示す。
【００３８】図１５において、メモリ素子例えばＲＡＭ
３０は、制御手段であるＣＰＵ３２により制御されるメ
モリ駆動部３４によって、データの読み出し及び書き込
みが行われる。また、メモリ駆動部３４には前記入出力
バッファ回路１００が接続され、この入出力バッファ回
路１００はＩ／Ｏポートとして機能する。この入出力バ
ッファ回路１００も、ＣＰＵ３２によりその動作が制御
される。
３０は、制御手段であるＣＰＵ３２により制御されるメ
モリ駆動部３４によって、データの読み出し及び書き込
みが行われる。また、メモリ駆動部３４には前記入出力
バッファ回路１００が接続され、この入出力バッファ回
路１００はＩ／Ｏポートとして機能する。この入出力バ
ッファ回路１００も、ＣＰＵ３２によりその動作が制御
される。
【００３９】図１に示す入出力バッファ回路１００は、
大別してバッファ回路１０１とラッチ回路１０４とを有
する。バッファ回路１０１は、入力バッファ１０２と出
力バッファ１０３とを有する。ラッチ回路１０４は、入
力インバータ１０５と出力インバータ１０６とを有す
る。そして、バッファ回路１０１とラッチ回路１０４と
が、入出力ライン１０に接続されている。
大別してバッファ回路１０１とラッチ回路１０４とを有
する。バッファ回路１０１は、入力バッファ１０２と出
力バッファ１０３とを有する。ラッチ回路１０４は、入
力インバータ１０５と出力インバータ１０６とを有す
る。そして、バッファ回路１０１とラッチ回路１０４と
が、入出力ライン１０に接続されている。
【００４０】入出力ライン１０の一端には、例えばＩＣ
の外部入出力端子Ｘが設けられている。入出力ライン１
０の他端は、点１８を境に入力ライン１２ａと出力ライ
ン１２ｂとに分岐されている。
の外部入出力端子Ｘが設けられている。入出力ライン１
０の他端は、点１８を境に入力ライン１２ａと出力ライ
ン１２ｂとに分岐されている。
【００４１】そして、入力バッファ１０２は、例えばＩ
Ｃの内部入力端子ＩＮと入出力ライン１０の他端１８と
の間の入力ライン１２ａに挿入接続されている。一方、
出力バッファ１０３は、例えばＩＣの内部出力端子ＯＵ
Ｔと入出力ライン１０の他端１８との間の出力ライン１
２ｂに挿入接続されている。
Ｃの内部入力端子ＩＮと入出力ライン１０の他端１８と
の間の入力ライン１２ａに挿入接続されている。一方、
出力バッファ１０３は、例えばＩＣの内部出力端子ＯＵ
Ｔと入出力ライン１０の他端１８との間の出力ライン１
２ｂに挿入接続されている。
【００４２】従って、入出力端子Ｘは、出力バッファ１
０２から出力されるデータの出力端子としての機能と、
入力バッファ１０４に入力されるデータの入力端子とし
ての機能とを有する。
０２から出力されるデータの出力端子としての機能と、
入力バッファ１０４に入力されるデータの入力端子とし
ての機能とを有する。
【００４３】また、ラッチ回路１０４の入出力端は、入
出力ライン１０上の点２０にて、入出力ライン１０に接
続されている。これにより、ラッチ回路１０４は、入力
バッファ１０２に入力されるデータと、出力バッファ１
０３より出力されるデータとを、ラッチすることができ
る。
出力ライン１０上の点２０にて、入出力ライン１０に接
続されている。これにより、ラッチ回路１０４は、入力
バッファ１０２に入力されるデータと、出力バッファ１
０３より出力されるデータとを、ラッチすることができ
る。
【００４４】この入出力バッファ回路１００は、図１５
に示すＣＰＵ３２より出力される第１，第２の制御信号
を受け入れる第１，第２の制御端子ＣＮＴ１，ＣＮＴ２
を有する。
に示すＣＰＵ３２より出力される第１，第２の制御信号
を受け入れる第１，第２の制御端子ＣＮＴ１，ＣＮＴ２
を有する。
【００４５】出力バッファ１０３は、第２の制御端子Ｃ
ＮＴ２に入力される第２の制御信号で制御される。例え
ば、ＲＡＭ３０からのデータ読み出しモードの時、第２
の制御端子ＣＮＴ２に入力される第２の制御信号の電位
がＬとなる。このとき、出力バッファ１０３は信号出力
が可能な状態（第２のＯＮ状態）となり、内部出力端子
ＯＵＴからの信号を入出力端子Ｘに伝播する。第２の制
御端子ＣＮＴ２に入力される第２の制御信号の電位がＨ
の時、出力バッファ１０３の出力端子はハイインピーダ
ンス状態（第２のＯＦＦ状態）となる。このとき、入出
力端子Ｘへの信号入力が、入力バッファ１０２に入力可
能な状態となり、すなわち、ＲＡＭ３０へのデータ書き
込みモードとなる。
ＮＴ２に入力される第２の制御信号で制御される。例え
ば、ＲＡＭ３０からのデータ読み出しモードの時、第２
の制御端子ＣＮＴ２に入力される第２の制御信号の電位
がＬとなる。このとき、出力バッファ１０３は信号出力
が可能な状態（第２のＯＮ状態）となり、内部出力端子
ＯＵＴからの信号を入出力端子Ｘに伝播する。第２の制
御端子ＣＮＴ２に入力される第２の制御信号の電位がＨ
の時、出力バッファ１０３の出力端子はハイインピーダ
ンス状態（第２のＯＦＦ状態）となる。このとき、入出
力端子Ｘへの信号入力が、入力バッファ１０２に入力可
能な状態となり、すなわち、ＲＡＭ３０へのデータ書き
込みモードとなる。
【００４６】入力インバータ１０５と出力インバータ１
０６は、第１の制御端子ＣＮＴ１に入力される第１の制
御信号で制御される。第１の制御端子ＣＮＴ１に入力さ
れる第１の制御信号の電位がＬの時、入力インバータ１
０５の入力端と出力インバータ１０６の出力端とに接続
された点２２はハイインピーダンス（第１のＯＦＦ状
態）となる。一方、第１の制御端子ＣＮＴ１に入力され
る第１の制御信号の電位がＨの時、入力インバータ１０
５と出力インバータ１０６は動作状態（第１のＯＮ状
態）となり、入出力端子Ｘの電位が、ラッチ回路１０４
に保持される。
０６は、第１の制御端子ＣＮＴ１に入力される第１の制
御信号で制御される。第１の制御端子ＣＮＴ１に入力さ
れる第１の制御信号の電位がＬの時、入力インバータ１
０５の入力端と出力インバータ１０６の出力端とに接続
された点２２はハイインピーダンス（第１のＯＦＦ状
態）となる。一方、第１の制御端子ＣＮＴ１に入力され
る第１の制御信号の電位がＨの時、入力インバータ１０
５と出力インバータ１０６は動作状態（第１のＯＮ状
態）となり、入出力端子Ｘの電位が、ラッチ回路１０４
に保持される。
【００４７】図２はバッファ回路１０１及びラッチ回路
１０４の構成例を示す回路図である。図２において、出
力バッファ１０３は、ＣＭＯＳトランジスタを構成する
Ｐ−ｃｈトランジスタ１１０と、Ｎ−ｃｈトランジスタ
１１２とを有する。Ｐ−ｃｈトランジスタ１１０のゲー
トにはナンドゲート回路１１４が接続され、Ｎ−ｃｈト
ランジスタ１１２のゲートにはノアゲート回路１１６が
接続されている。ナンドゲート回路１１４及びノアゲー
ト回路１１６の各２つの入力端子の一方は、それぞれ内
部出力端子ＯＵＴに接続されている。
１０４の構成例を示す回路図である。図２において、出
力バッファ１０３は、ＣＭＯＳトランジスタを構成する
Ｐ−ｃｈトランジスタ１１０と、Ｎ−ｃｈトランジスタ
１１２とを有する。Ｐ−ｃｈトランジスタ１１０のゲー
トにはナンドゲート回路１１４が接続され、Ｎ−ｃｈト
ランジスタ１１２のゲートにはノアゲート回路１１６が
接続されている。ナンドゲート回路１１４及びノアゲー
ト回路１１６の各２つの入力端子の一方は、それぞれ内
部出力端子ＯＵＴに接続されている。
【００４８】ナンドゲート回路１１４の他方の入力端子
には、第２の制御端子ＣＮＴ２への第２の制御信号がイ
ンバータ１１８にて反転されて入力される。ノアゲート
回路１１６の他方の入力端子には、第２の制御端子ＣＮ
Ｔ２への第２の制御信号がインバータ１１８、１２０に
てそれぞれ反転されて入力される。
には、第２の制御端子ＣＮＴ２への第２の制御信号がイ
ンバータ１１８にて反転されて入力される。ノアゲート
回路１１６の他方の入力端子には、第２の制御端子ＣＮ
Ｔ２への第２の制御信号がインバータ１１８、１２０に
てそれぞれ反転されて入力される。
【００４９】従って、第２の制御端子ＣＮＴ２の電位が
Ｈの時、Ｐ−ｃｈトランジスタ１１０のゲートには常に
Ｈの電位が印加されて、Ｐ−ｃｈトランジスタ１１０は
オフとなり、Ｎ−ｃｈトランジスタ１１２のゲートには
常にＬの電位が印加されて、Ｎ−ｃｈトランジスタ１１
２はオフとなる。従って、出力バッファ１０３の出力端
は、ハイインピーダンス状態（第２のＯＦＦ状態）とな
る。これにより、入力バッファ１０２が、入出力端子Ｘ
からの信号を受付可能となる。
Ｈの時、Ｐ−ｃｈトランジスタ１１０のゲートには常に
Ｈの電位が印加されて、Ｐ−ｃｈトランジスタ１１０は
オフとなり、Ｎ−ｃｈトランジスタ１１２のゲートには
常にＬの電位が印加されて、Ｎ−ｃｈトランジスタ１１
２はオフとなる。従って、出力バッファ１０３の出力端
は、ハイインピーダンス状態（第２のＯＦＦ状態）とな
る。これにより、入力バッファ１０２が、入出力端子Ｘ
からの信号を受付可能となる。
【００５０】一方、第２の制御端子ＣＮＴ２の電位がＬ
の時、Ｐ−ｃｈトランジスタ１１０、Ｎ−ｃｈトランジ
スタ１１２は、内部出力端子ＯＵＴの電位の状態に応じ
てオン、オフされ、出力バッファ１０３の出力側の点１
８には、内部出力端子ＯＵＴの電位がそのまま出力され
る。
の時、Ｐ−ｃｈトランジスタ１１０、Ｎ−ｃｈトランジ
スタ１１２は、内部出力端子ＯＵＴの電位の状態に応じ
てオン、オフされ、出力バッファ１０３の出力側の点１
８には、内部出力端子ＯＵＴの電位がそのまま出力され
る。
【００５１】このように、第２の制御端子ＣＮＴ２への
第２の制御信号により、出力バッファ１０３を信号出力
可能な第２のＯＮ状態と、その出力端がハイインピーダ
ンスである第２のＯＦＦ状態とに切り換えることができ
る。
第２の制御信号により、出力バッファ１０３を信号出力
可能な第２のＯＮ状態と、その出力端がハイインピーダ
ンスである第２のＯＦＦ状態とに切り換えることができ
る。
【００５２】図２において、入力インバータ１０５およ
び出力インバータ１０６は、クロックドインバータで構
成されている。すなわち、入力インバータ１０５は、Ｐ
−ｃｈトランジスタ１３０、１３２と、Ｎ−ｃｈトラン
ジスタ１３４、１３６とで構成されている。一方、出力
インバータ１０６は、Ｐ−ｃｈトランジスタ１４０、１
４２と、Ｎ−ｃｈトランジスタ１４４、１４６とで構成
されている。
び出力インバータ１０６は、クロックドインバータで構
成されている。すなわち、入力インバータ１０５は、Ｐ
−ｃｈトランジスタ１３０、１３２と、Ｎ−ｃｈトラン
ジスタ１３４、１３６とで構成されている。一方、出力
インバータ１０６は、Ｐ−ｃｈトランジスタ１４０、１
４２と、Ｎ−ｃｈトランジスタ１４４、１４６とで構成
されている。
【００５３】Ｐ−ｃｈトランジスタ１３０、１４０のゲ
ートには、第１のコントロール端子ＣＮＴ１への第１の
制御信号がインバータ１５０にて反転されて入力され
る。Ｎ−ｃｈトランジスタ１３６、１４６のゲートに
は、第１のコントロール端子ＣＮＴ１への第１の制御信
号がインバータ１５０、１５２にてそれぞれ反転されて
入力される。
ートには、第１のコントロール端子ＣＮＴ１への第１の
制御信号がインバータ１５０にて反転されて入力され
る。Ｎ−ｃｈトランジスタ１３６、１４６のゲートに
は、第１のコントロール端子ＣＮＴ１への第１の制御信
号がインバータ１５０、１５２にてそれぞれ反転されて
入力される。
【００５４】従って、第１の制御端子ＣＮＴ１の電位が
Ｌのときは、Ｐ−ｃｈトランジスタ１３０，１４０のゲ
ートにＨが印加され、Ｎ−ｃｈトランジスタ１３６，１
４６のゲートにＬが印加される。このためＰ−ｃｈトラ
ンジスタ１３０，１４０，Ｎ−ｃｈトランジスタ１３
６，１４６はオフ状態となる。この結果、図２に示す点
１６０及び点２２の電位はハイインピーダンス（第１の
ＯＦＦ状態）となる。
Ｌのときは、Ｐ−ｃｈトランジスタ１３０，１４０のゲ
ートにＨが印加され、Ｎ−ｃｈトランジスタ１３６，１
４６のゲートにＬが印加される。このためＰ−ｃｈトラ
ンジスタ１３０，１４０，Ｎ−ｃｈトランジスタ１３
６，１４６はオフ状態となる。この結果、図２に示す点
１６０及び点２２の電位はハイインピーダンス（第１の
ＯＦＦ状態）となる。
【００５５】一方、第１の制御端子ＣＮＴ１の電位がＨ
のときは、Ｐ−ｃｈトランジスタ１３０，１４０，Ｎ−
ｃｈトランジスタ１３６，１４６はオン状態（第１のＯ
Ｎ状態）となる。このため、入出力端子Ｘの電位が、入
力インバータ１０５及び出力インバータ１０６にラッチ
される。
のときは、Ｐ−ｃｈトランジスタ１３０，１４０，Ｎ−
ｃｈトランジスタ１３６，１４６はオン状態（第１のＯ
Ｎ状態）となる。このため、入出力端子Ｘの電位が、入
力インバータ１０５及び出力インバータ１０６にラッチ
される。
【００５６】このように、第１の制御端子ＣＮＴ１への
第１の制御信号により、入力インバータ１０５及び出力
インバータ１０６にてラッチ可能となる第１のＯＮ状態
と、その出力端がハイインピーダンスである第１のＯＦ
Ｆ状態とに切り換えることができる。
第１の制御信号により、入力インバータ１０５及び出力
インバータ１０６にてラッチ可能となる第１のＯＮ状態
と、その出力端がハイインピーダンスである第１のＯＦ
Ｆ状態とに切り換えることができる。
【００５７】ここで、第２の制御端子ＣＮＴ２の電位が
Ｌでバッファ回路１０１が出力状態（第２のＯＮ状態）
の時は、第１の制御端子ＣＮＴ１の電位をＬにして、ラ
ッチ回路１０４を第１のＯＦＦ状態にするとよい。こう
すると、出力バッファ１０３の出力電位がＬからＨに、
またはＨからＬに変化しても、ラッチ回路１０４を介し
て、ＶＤＤからＶＳＳに電流が流れることはない。
Ｌでバッファ回路１０１が出力状態（第２のＯＮ状態）
の時は、第１の制御端子ＣＮＴ１の電位をＬにして、ラ
ッチ回路１０４を第１のＯＦＦ状態にするとよい。こう
すると、出力バッファ１０３の出力電位がＬからＨに、
またはＨからＬに変化しても、ラッチ回路１０４を介し
て、ＶＤＤからＶＳＳに電流が流れることはない。
【００５８】このことを、例えば、出力バッファ１０３
の出力がＬからＨに変化した場合を例に挙げて詳述す
る。本実施例とは異なり、出力インバータ１０６を構成
するＮ−ｃｎトランジスタ１４６がオンしていると、出
力インバータ１０６からは、以前に保持していたＬの電
位が出力され、出力バッファ１０３からは新たな出力電
位であるＨが出力され、両者は入出力ライン１０上で衝
突する。実際には、出力バッファ１０３の能力を大きく
設定するので、出力バッファ１０３の出力であるＨの電
位が、ラッチ回路１０４にラッチされる。ただし、出力
バッファ１０３の出力であるＨの電位が、ラッチ回路１
０４にてラッチされるまでの間、出力バッファ１０３の
Ｐ−ｃｈトランジスタ１１０、入出力ライン１０及び出
力インバータ１０６のＮ−ｃｈトランジスタ１４４、１
４６により、電流が流れる経路が形成されてしまう。こ
れにより、内部出力端子ＯＵＴでの電位の変化時に、ト
ランジスタに無駄な電流が流れ、消費電力が増大してし
まう。
の出力がＬからＨに変化した場合を例に挙げて詳述す
る。本実施例とは異なり、出力インバータ１０６を構成
するＮ−ｃｎトランジスタ１４６がオンしていると、出
力インバータ１０６からは、以前に保持していたＬの電
位が出力され、出力バッファ１０３からは新たな出力電
位であるＨが出力され、両者は入出力ライン１０上で衝
突する。実際には、出力バッファ１０３の能力を大きく
設定するので、出力バッファ１０３の出力であるＨの電
位が、ラッチ回路１０４にラッチされる。ただし、出力
バッファ１０３の出力であるＨの電位が、ラッチ回路１
０４にてラッチされるまでの間、出力バッファ１０３の
Ｐ−ｃｈトランジスタ１１０、入出力ライン１０及び出
力インバータ１０６のＮ−ｃｈトランジスタ１４４、１
４６により、電流が流れる経路が形成されてしまう。こ
れにより、内部出力端子ＯＵＴでの電位の変化時に、ト
ランジスタに無駄な電流が流れ、消費電力が増大してし
まう。
【００５９】本実施例では、上記の状態では、出力イン
バータ１０６のＮ−ｃｈトランジスタ１４６をオフでき
るので、上述した無駄な電流が流れることを防止でき
る。
バータ１０６のＮ−ｃｈトランジスタ１４６をオフでき
るので、上述した無駄な電流が流れることを防止でき
る。
【００６０】また、第２の制御端子ＣＮＴ２の電位をＨ
として、バッファ回路１０１にて入力可能な状態（出力
バッファ１０３が第２のＯＦＦ状態）とした時は、第１
の制御端子ＣＮＴ１の電位をＨにするとよい。こうする
と、ラッチ回路１０３がラッチ可能な状態とされること
により、入力可能状態に切り換わる直前の出力電位をラ
ッチ回路１０３が保持できる。従って、ＩＣ外部からの
入力信号がない場合でも、入出力端子Ｘの電位を出力イ
ンバータ１０６の出力電位に固定できる。このため、入
出力端子Ｘが電気的にフローティングとなる状態を防止
できる。
として、バッファ回路１０１にて入力可能な状態（出力
バッファ１０３が第２のＯＦＦ状態）とした時は、第１
の制御端子ＣＮＴ１の電位をＨにするとよい。こうする
と、ラッチ回路１０３がラッチ可能な状態とされること
により、入力可能状態に切り換わる直前の出力電位をラ
ッチ回路１０３が保持できる。従って、ＩＣ外部からの
入力信号がない場合でも、入出力端子Ｘの電位を出力イ
ンバータ１０６の出力電位に固定できる。このため、入
出力端子Ｘが電気的にフローティングとなる状態を防止
できる。
【００６１】以上の制御は、例えば図３に示すタイミン
グチャートに従って実施できる。
グチャートに従って実施できる。
【００６２】図３では、第１の制御端子ＣＮＴ１への第
１の制御信号の立ち上がりのタイミングが、第２の制御
端子ＣＮＴ２への第２の制御信号の立ち上がりのタイミ
ングよりも、第１の期間Ｔ１だけ早く設定されている。
こうすると、バッファ回路１０１が入力可能状態（出力
バッファ１０３が第２のＯＦＦ状態）となる直前のわず
かな期間にのみ、出力バッファ１０３、入力インバータ
１０５及び出力インバータ１０６が共にオン状態とな
る。このため、バッファ回路１０１が入力可能状態に切
り換わる直前の出力バッファ１０３からの出力電位を、
ラッチ回路１０４にて確実にラッチする事が可能とな
る。
１の制御信号の立ち上がりのタイミングが、第２の制御
端子ＣＮＴ２への第２の制御信号の立ち上がりのタイミ
ングよりも、第１の期間Ｔ１だけ早く設定されている。
こうすると、バッファ回路１０１が入力可能状態（出力
バッファ１０３が第２のＯＦＦ状態）となる直前のわず
かな期間にのみ、出力バッファ１０３、入力インバータ
１０５及び出力インバータ１０６が共にオン状態とな
る。このため、バッファ回路１０１が入力可能状態に切
り換わる直前の出力バッファ１０３からの出力電位を、
ラッチ回路１０４にて確実にラッチする事が可能とな
る。
【００６３】（第２実施例）本発明の第２の実施例とし
て、図４に出力保持機能付の入出力バッファ回路２００
の回路図を示す。
て、図４に出力保持機能付の入出力バッファ回路２００
の回路図を示す。
【００６４】この第２実施例では、一つの制御信号を第
１，第２の制御信号をとして共用している。このため、
図４において、一つの制御端子ＣＮＴが、出力バッファ
２０３の制御端子と、ラッチ回路２０４の入力インバー
タ２０５及び出力インバータ２０６の各制御端子とに接
続されている。
１，第２の制御信号をとして共用している。このため、
図４において、一つの制御端子ＣＮＴが、出力バッファ
２０３の制御端子と、ラッチ回路２０４の入力インバー
タ２０５及び出力インバータ２０６の各制御端子とに接
続されている。
【００６５】この場合、制御端子ＣＮＴの電位がＬの時
は、バッファ回路２０１が出力状態（出力バッファ２０
３が第２のＯＮ状態）になり、ラッチ回路２０４は第１
のＯＦＦ状態となる。一方、制御端子ＣＮＴの電位がＨ
の時は、出力バッファ２０３の出力端がハイインピーダ
ンスになる。このとき、ラッチ回路２０４は第１のＯＮ
状態となるため、入出力端子Ｘの電位がラッチ回路２０
４に保持される。このように、一つの制御端子ＣＮＴか
らの制御信号で、出力状態と入力可能状態とに切り換え
ることができる。
は、バッファ回路２０１が出力状態（出力バッファ２０
３が第２のＯＮ状態）になり、ラッチ回路２０４は第１
のＯＦＦ状態となる。一方、制御端子ＣＮＴの電位がＨ
の時は、出力バッファ２０３の出力端がハイインピーダ
ンスになる。このとき、ラッチ回路２０４は第１のＯＮ
状態となるため、入出力端子Ｘの電位がラッチ回路２０
４に保持される。このように、一つの制御端子ＣＮＴか
らの制御信号で、出力状態と入力可能状態とに切り換え
ることができる。
【００６６】この制御は、図５に示すタイミングチャー
トに従って実施できる。図５では、図３のタイミングチ
ャートとは異なり、バッファ回路２０１が入力可能状態
（出力バッファ２０３が第２のＯＦＦ状態）となると同
時に、ラッチ回路２０４がオンして第１のＯＮ状態とな
る。この場合でも、入出力ライン１０上のキャパシタの
存在により、そのキャパシタにチャージされた電荷に基
づき、入力可能状態に切り換わる直前の出力バッファ２
０３からの出力電位を、ラッチ回路２０４にてラッチす
ることは可能である。
トに従って実施できる。図５では、図３のタイミングチ
ャートとは異なり、バッファ回路２０１が入力可能状態
（出力バッファ２０３が第２のＯＦＦ状態）となると同
時に、ラッチ回路２０４がオンして第１のＯＮ状態とな
る。この場合でも、入出力ライン１０上のキャパシタの
存在により、そのキャパシタにチャージされた電荷に基
づき、入力可能状態に切り換わる直前の出力バッファ２
０３からの出力電位を、ラッチ回路２０４にてラッチす
ることは可能である。
【００６７】（第３実施例）本発明の第３の実施例とし
て、図６に出力保持機能付の入出力バッファ回路３００
の回路図を示す。
て、図６に出力保持機能付の入出力バッファ回路３００
の回路図を示す。
【００６８】図６において、図４に示す実施例と同様
に、一つの制御端子ＣＮＴが設けられている。この制御
端子ＣＮＴが、ラッチ回路３０４の入力インバータ３０
５及び出力インバータ３０６の制御端子に接続されてい
る点も、図３の実施例と同様である。図４の実施例と異
なる点は、制御端子ＣＮＴが、遅延回路３０７を介して
出力バッファ３０３の制御端子に接続されている点であ
る。
に、一つの制御端子ＣＮＴが設けられている。この制御
端子ＣＮＴが、ラッチ回路３０４の入力インバータ３０
５及び出力インバータ３０６の制御端子に接続されてい
る点も、図３の実施例と同様である。図４の実施例と異
なる点は、制御端子ＣＮＴが、遅延回路３０７を介して
出力バッファ３０３の制御端子に接続されている点であ
る。
【００６９】この第３実施例の動作を、図８（Ａ）、
（Ｂ）に示すタイミングチャートに従って説明する。
（Ｂ）に示すタイミングチャートに従って説明する。
【００７０】図８（Ａ）に示すように、図６に示すＡ点
の第２の制御信号は、Ｂ点の第１の制御信号に比べ、遅
延回路３０７で遅延された分だけ遅れて出力バッファ３
０３の制御端子に伝播される。これにより、図８（Ｂ）
に示すように、第１の制御信号の立ち上がりから、第２
の制御信号の立ち上がりまでの第１の期間Ｔ１は、出力
バッファ３０３、入力インバータ３０５及び出力インバ
ータ３０６が共にオン状態にある。このため、バッファ
回路３０１が入力可能状態（出力バッファ３０３が第２
のＯＦＦ状態）に切り換わる際の出力バッファ３０３の
出力電位を、ラッチ回路３０４にて確実に保持する事が
可能となる。
の第２の制御信号は、Ｂ点の第１の制御信号に比べ、遅
延回路３０７で遅延された分だけ遅れて出力バッファ３
０３の制御端子に伝播される。これにより、図８（Ｂ）
に示すように、第１の制御信号の立ち上がりから、第２
の制御信号の立ち上がりまでの第１の期間Ｔ１は、出力
バッファ３０３、入力インバータ３０５及び出力インバ
ータ３０６が共にオン状態にある。このため、バッファ
回路３０１が入力可能状態（出力バッファ３０３が第２
のＯＦＦ状態）に切り換わる際の出力バッファ３０３の
出力電位を、ラッチ回路３０４にて確実に保持する事が
可能となる。
【００７１】なお、第２の期間Ｔ２では、出力バッファ
３０３、入力インバータ３０５及び出力インバータ３０
６の出力端が共にハイインピーダンスとなり、好ましく
ない。ただし、この事態は、後述する通り、第２の期間
Ｔ２を極力短くする遅延回路を用いることで解消でき
る。
３０３、入力インバータ３０５及び出力インバータ３０
６の出力端が共にハイインピーダンスとなり、好ましく
ない。ただし、この事態は、後述する通り、第２の期間
Ｔ２を極力短くする遅延回路を用いることで解消でき
る。
【００７２】（第４実施例）本発明の第４の実施例とし
て、図７に出力保持機能付の入出力バッファ回路４００
の回路図を示す。
て、図７に出力保持機能付の入出力バッファ回路４００
の回路図を示す。
【００７３】図７において、制御端子ＣＮＴは、遅延回
路４０７を介して出力バッファ４０３とラッチ回路４０
４の出力インバータ４０６との各制御端子に接続されて
いる。さらに、その制御端子ＣＮＴは、ラッチ回路４０
４の入力インバータ４０５の制御端子に直接接続されて
いる。
路４０７を介して出力バッファ４０３とラッチ回路４０
４の出力インバータ４０６との各制御端子に接続されて
いる。さらに、その制御端子ＣＮＴは、ラッチ回路４０
４の入力インバータ４０５の制御端子に直接接続されて
いる。
【００７４】ここで、入力インバータ４０５の制御端子
に供給される信号を第１の制御信号と称し、出力バッフ
ァ４０３及び出力インバータ４０６の各制御端子に供給
される信号を第２の制御信号と称する。第２の制御信号
は、遅延回路４０７にて第１の制御信号を遅延すること
で得られる。
に供給される信号を第１の制御信号と称し、出力バッフ
ァ４０３及び出力インバータ４０６の各制御端子に供給
される信号を第２の制御信号と称する。第２の制御信号
は、遅延回路４０７にて第１の制御信号を遅延すること
で得られる。
【００７５】この第４実施例の動作を、図８（Ａ）、
（Ｃ）に示すタイミングチャートに従って説明する。
（Ｃ）に示すタイミングチャートに従って説明する。
【００７６】図８（Ａ）に示すように、図７に示すＡ点
の第２の制御信号は、図７に示すＢ点の第１の制御信号
に比べ、遅延回路４０７での遅延分だけ遅れて、出力バ
ッファ４０３と出力インバータ４０６の制御端子に伝播
される。これにより、図８（Ａ）、（Ｃ）に示すよう
に、第２の制御信号の立ち上がりから、第１の制御信号
の立ち上がりまでの第１の期間Ｔ１では、出力バッファ
４０３が第２のＯＮ状態でかつ入力インバータ４０５が
第３のＯＮ状態であり、出力インバータ４０６の出力側
はハイインピーダンスとなる第４のＯＦＦ状態である。
従って、バッファ回路４０１が入力可能状態に切り換わ
る際に、出力バッファ４０３の出力電位をラッチ回路４
０４の入力インバータ４０４にて確実に保持することが
可能となる。また、第１の制御信号の立ち下がりから、
第２の制御信号の立ち下がりまでの第２の期間Ｔ２で
は、出力バッファ４０３の出力端がハイインピーダンス
となる第２のＯＦＦ状態であり、入力インバータ４０５
の出力端がハイインピーダンスとなる第３のＯＦＦ状態
であり、出力インバータ４０６が第４のＯＮ状態にあ
る。このため、バッファ回路４０１が入力状態より出力
状態に切り換わる際に、入出力端子Ｘの電位を出力イン
バータ４０６の出力電位に固定できる。このため、入出
力端子Ｘが電気的にフローティングとなる状態を防止で
きる。
の第２の制御信号は、図７に示すＢ点の第１の制御信号
に比べ、遅延回路４０７での遅延分だけ遅れて、出力バ
ッファ４０３と出力インバータ４０６の制御端子に伝播
される。これにより、図８（Ａ）、（Ｃ）に示すよう
に、第２の制御信号の立ち上がりから、第１の制御信号
の立ち上がりまでの第１の期間Ｔ１では、出力バッファ
４０３が第２のＯＮ状態でかつ入力インバータ４０５が
第３のＯＮ状態であり、出力インバータ４０６の出力側
はハイインピーダンスとなる第４のＯＦＦ状態である。
従って、バッファ回路４０１が入力可能状態に切り換わ
る際に、出力バッファ４０３の出力電位をラッチ回路４
０４の入力インバータ４０４にて確実に保持することが
可能となる。また、第１の制御信号の立ち下がりから、
第２の制御信号の立ち下がりまでの第２の期間Ｔ２で
は、出力バッファ４０３の出力端がハイインピーダンス
となる第２のＯＦＦ状態であり、入力インバータ４０５
の出力端がハイインピーダンスとなる第３のＯＦＦ状態
であり、出力インバータ４０６が第４のＯＮ状態にあ
る。このため、バッファ回路４０１が入力状態より出力
状態に切り換わる際に、入出力端子Ｘの電位を出力イン
バータ４０６の出力電位に固定できる。このため、入出
力端子Ｘが電気的にフローティングとなる状態を防止で
きる。
【００７７】（第５実施例）本発明の第５の実施例とし
て、図９に遅延回路５００の回路図を示す。
て、図９に遅延回路５００の回路図を示す。
【００７８】図９において、この遅延回路５００は、前
段のインバータ５０１と後段のインバータ５０２とを有
する。Ｐ−ｃｈトランジスタ５０３とＮ−ｃｈトランジ
スタ５０５で前段のインバータ５０１を構成し、Ｐ−ｃ
ｈトランジスタ５０４とＮ−ｃｈトランジスタ５０６で
後段のインバータ５０２を構成し、ＩＮ端子の信号をＯ
ＵＴ端子まで伝播する遅延回路を構成している。なお、
前段のインバータ５０１と後段のインバータ５０２との
間には、第１のキャパシタＣ１が設けられている。ま
た、後段のインバータ５０２とＯＵＴ端子との間には、
第２のキャパシタＣ２が設けられている。
段のインバータ５０１と後段のインバータ５０２とを有
する。Ｐ−ｃｈトランジスタ５０３とＮ−ｃｈトランジ
スタ５０５で前段のインバータ５０１を構成し、Ｐ−ｃ
ｈトランジスタ５０４とＮ−ｃｈトランジスタ５０６で
後段のインバータ５０２を構成し、ＩＮ端子の信号をＯ
ＵＴ端子まで伝播する遅延回路を構成している。なお、
前段のインバータ５０１と後段のインバータ５０２との
間には、第１のキャパシタＣ１が設けられている。ま
た、後段のインバータ５０２とＯＵＴ端子との間には、
第２のキャパシタＣ２が設けられている。
【００７９】ここで、前段のインバータ５０１では、Ｐ
−ｃｈトランジスタ５０３のβを大きくし、Ｎ−ｃｈト
ランジスタ５０５のβを小さく設定してある。一方、後
段のインバータ５０２では、Ｎ−ｃｈトランジスタ５０
６のβを大きし、Ｐ−ｃｈトランジスタ５０４のβを小
さく設定してある。
−ｃｈトランジスタ５０３のβを大きくし、Ｎ−ｃｈト
ランジスタ５０５のβを小さく設定してある。一方、後
段のインバータ５０２では、Ｎ−ｃｈトランジスタ５０
６のβを大きし、Ｐ−ｃｈトランジスタ５０４のβを小
さく設定してある。
【００８０】ここで、Ｐ−ｃｈトランジスタのβを大き
くすると、そのトランジスタの後段のキャパシタの充電
時間が短くなり、そのβを小さくするとその充電時間が
長くなる。一方、Ｎ−ｃｈトランジスタのβを大きくす
ると、そのトランジスタの後段のキャパシタでの放電時
間が短くなり、そのβを小さくするとその放電時間が長
くなる。
くすると、そのトランジスタの後段のキャパシタの充電
時間が短くなり、そのβを小さくするとその充電時間が
長くなる。一方、Ｎ−ｃｈトランジスタのβを大きくす
ると、そのトランジスタの後段のキャパシタでの放電時
間が短くなり、そのβを小さくするとその放電時間が長
くなる。
【００８１】この結果、図１０に示すように、ＩＮ信号
がＬからＨに変化すると、図９の点Ａでの電位は、比較
的長い遅延時間ｔ１後にＨからＬに立ち下がる。これ
は、Ｎ−ｃｈトランジスタ５０５のβが小さいため、第
１のキャパシタＣ１にて放電時間が比較的長く要するか
らである。そして、ＩＮ信号がＨからＬに変化すると、
図９の点Ａでの電位は、比較的短い遅延時間ｔ２（＜ｔ
１）後にＨからＬに立ち下がる。これは、Ｐ−ｃｈトラ
ンジスタ５０３のβが大きいため、第１のキャパシタＣ
１での充電間が比較的短いからである。
がＬからＨに変化すると、図９の点Ａでの電位は、比較
的長い遅延時間ｔ１後にＨからＬに立ち下がる。これ
は、Ｎ−ｃｈトランジスタ５０５のβが小さいため、第
１のキャパシタＣ１にて放電時間が比較的長く要するか
らである。そして、ＩＮ信号がＨからＬに変化すると、
図９の点Ａでの電位は、比較的短い遅延時間ｔ２（＜ｔ
１）後にＨからＬに立ち下がる。これは、Ｐ−ｃｈトラ
ンジスタ５０３のβが大きいため、第１のキャパシタＣ
１での充電間が比較的短いからである。
【００８２】図９のＯＵＴ信号は、図１０に示すよう
に、Ａ点の電位がＨからＬに変化すると、比較的長い遅
延時間ｔ３後にＬからＨに立ち上がる。これは、Ｐ−ｃ
ｈトランジスタ５０４のβが小さいため、第２のキャパ
シタＣ２にて比較的長い充電時間を要するからである。
また、図１０に示すように、Ａ点での電位がＬからＨに
変化すると、図９のＯＵＴ信号は、比較的短い遅延時間
ｔ４後にＨからＬに立ち下がる。これは、Ｎ−ｃｈトラ
ンジスタ５０６のβが比較的大きいため、第２のキャパ
シタＣ２での放電時間が比較的短いためである。
に、Ａ点の電位がＨからＬに変化すると、比較的長い遅
延時間ｔ３後にＬからＨに立ち上がる。これは、Ｐ−ｃ
ｈトランジスタ５０４のβが小さいため、第２のキャパ
シタＣ２にて比較的長い充電時間を要するからである。
また、図１０に示すように、Ａ点での電位がＬからＨに
変化すると、図９のＯＵＴ信号は、比較的短い遅延時間
ｔ４後にＨからＬに立ち下がる。これは、Ｎ−ｃｈトラ
ンジスタ５０６のβが比較的大きいため、第２のキャパ
シタＣ２での放電時間が比較的短いためである。
【００８３】このように、インバータ５０１では、信号
の立ち上がり時間は早く、信号の立ち下がり時間は遅く
なり、インバータ５０２では信号の立ち上がり時間は遅
く、信号の立ち下がり時間は早くなる。さらに、インバ
ータ５０１のロジックレベルはＨに近づき、インバータ
５０２のロジックレベルはＬに近づくため、図１０に示
すように、ＩＮ端子の信号は、その立ち上がりでの遅延
時間（ｔ１＋ｔ３）が長く、立ち下がりでの遅延時間
（ｔ２＋ｔ４）が短くなるように遅延されて、ＯＵＴ端
子に伝播される。
の立ち上がり時間は早く、信号の立ち下がり時間は遅く
なり、インバータ５０２では信号の立ち上がり時間は遅
く、信号の立ち下がり時間は早くなる。さらに、インバ
ータ５０１のロジックレベルはＨに近づき、インバータ
５０２のロジックレベルはＬに近づくため、図１０に示
すように、ＩＮ端子の信号は、その立ち上がりでの遅延
時間（ｔ１＋ｔ３）が長く、立ち下がりでの遅延時間
（ｔ２＋ｔ４）が短くなるように遅延されて、ＯＵＴ端
子に伝播される。
【００８４】図９に示す遅延回路５００を、図６に示す
遅延回路３０７及び図７に示す遅延回路４０７として用
いると、図１１及び図１２に示す第１の期間Ｔ１に対し
て第２の期間Ｔ２を短くすることができる。
遅延回路３０７及び図７に示す遅延回路４０７として用
いると、図１１及び図１２に示す第１の期間Ｔ１に対し
て第２の期間Ｔ２を短くすることができる。
【００８５】図９に示す遅延回路５００を図６に示す遅
延回路３０７として用いた場合には、入出力回路は図１
１のタイミングチャートに従って動作する。図１１のタ
イミングチャートによると、図３及び図８（Ｂ）と同様
に、バッファ回路３０１が出力状態より入力可能状態に
切り換わる直前の出力バッファ３０３からの出力電位
を、第１の期間Ｔ１内にラッチ回路にて確実にラッチす
る事が可能となる。しかも、出力バッファ，入力インバ
ータおよび出力インバータの全てがハイインピーダンス
になる第２の期間Ｔ２を短くできるため、図８（Ｂ）の
場合と比較して、回路の特性を更に良くすることができ
る。
延回路３０７として用いた場合には、入出力回路は図１
１のタイミングチャートに従って動作する。図１１のタ
イミングチャートによると、図３及び図８（Ｂ）と同様
に、バッファ回路３０１が出力状態より入力可能状態に
切り換わる直前の出力バッファ３０３からの出力電位
を、第１の期間Ｔ１内にラッチ回路にて確実にラッチす
る事が可能となる。しかも、出力バッファ，入力インバ
ータおよび出力インバータの全てがハイインピーダンス
になる第２の期間Ｔ２を短くできるため、図８（Ｂ）の
場合と比較して、回路の特性を更に良くすることができ
る。
【００８６】図９に示す遅延回路５００を図７に示す遅
延回路４０７として用いた場合には、入出力回路は図１
２のタイミングチャートに従って動作する。図１２のタ
イミングチャートによっても、図３及び図８（Ｃ）と同
様に、バッファ回路４０１が出力状態より入力可能状態
に切り換わる直前の出力バッファ４０３からの出力電位
を、第１の期間時間Ｔ１内にラッチ回路４０４にて確実
にラッチすることが可能となる。
延回路４０７として用いた場合には、入出力回路は図１
２のタイミングチャートに従って動作する。図１２のタ
イミングチャートによっても、図３及び図８（Ｃ）と同
様に、バッファ回路４０１が出力状態より入力可能状態
に切り換わる直前の出力バッファ４０３からの出力電位
を、第１の期間時間Ｔ１内にラッチ回路４０４にて確実
にラッチすることが可能となる。
【００８７】また、図１２では、出力バッファ４０３が
第２のＯＦＦ状態から第２のＯＮ状態に切り換えられる
とぼほ同時に、出力インバータ４０６が、第１の制御信
号に基づいて、第４のＯＮ状態から第４のＯＦＦ状態に
切り換えられている。
第２のＯＦＦ状態から第２のＯＮ状態に切り換えられる
とぼほ同時に、出力インバータ４０６が、第１の制御信
号に基づいて、第４のＯＮ状態から第４のＯＦＦ状態に
切り換えられている。
【００８８】それにより、入出力バッファ回路が出力状
態から入力状態に切り替わる直前にて、出力バッファの
出力端がハイインピーダンスであっても、出力インバー
タの出力電位を入出力端子の電位としてセットできる。
この結果、入出力端子が電気的にフローティングとなる
事態を防止できる。
態から入力状態に切り替わる直前にて、出力バッファの
出力端がハイインピーダンスであっても、出力インバー
タの出力電位を入出力端子の電位としてセットできる。
この結果、入出力端子が電気的にフローティングとなる
事態を防止できる。
【００８９】しかも、入力インバータ４０５の出力端が
ハイインピーダンスで、かつ出力インバータ４０６がオ
ンしている第２の期間Ｔ２を短くすることができ、図８
（Ｃ）の場合に比べて回路の特性を更に良くすることが
できる。すなわち、出力インバータ４０６がＯＮ状態
で、入力インバータ４０５がＯＦＦ状態であると、出力
インバータ４０６の入力電位がフローティングとなり、
貫通電流が流れ続けるからである。
ハイインピーダンスで、かつ出力インバータ４０６がオ
ンしている第２の期間Ｔ２を短くすることができ、図８
（Ｃ）の場合に比べて回路の特性を更に良くすることが
できる。すなわち、出力インバータ４０６がＯＮ状態
で、入力インバータ４０５がＯＦＦ状態であると、出力
インバータ４０６の入力電位がフローティングとなり、
貫通電流が流れ続けるからである。
【００９０】（第６実施例）また、本発明の第６の実施
例として図１３（Ａ）に遅延回路６００の回路図を示
す。
例として図１３（Ａ）に遅延回路６００の回路図を示
す。
【００９１】図１３（Ａ）において、オアゲート回路６
０１とアンドゲート回路６０２で遅延回路６００を構成
しており、オアゲート回路６０１の出力端がアンドゲー
ト回路６０２の入力の一端子に接続され、アンドゲート
回路６０２の出力端がオアゲート回路６０１の入力の一
端子に接続されている。
０１とアンドゲート回路６０２で遅延回路６００を構成
しており、オアゲート回路６０１の出力端がアンドゲー
ト回路６０２の入力の一端子に接続され、アンドゲート
回路６０２の出力端がオアゲート回路６０１の入力の一
端子に接続されている。
【００９２】図１３（Ｂ）に示すように、ＯＵＴ１端子
から出力される出力信号は、ＩＮ端子に入力された入力
信号の立ち上がりよりも時間ｔ１だけ遅延されて立ち上
がり、前記入力信号の立ち下がりから時間ｔ２だけ遅延
されて立ち下がる。一方、ＯＵＴ２端子から出力される
出力信号は、ＩＮ端子に入力された入力信号の立ち上が
りよりも比較的長い時間ｔ３（＞ｔ１）だけ遅延されて
立ち上がり、前記入力信号の立ち下がりから比較的短い
時間ｔ４（＜ｔ２）だけ遅延されて立ち下がる。
から出力される出力信号は、ＩＮ端子に入力された入力
信号の立ち上がりよりも時間ｔ１だけ遅延されて立ち上
がり、前記入力信号の立ち下がりから時間ｔ２だけ遅延
されて立ち下がる。一方、ＯＵＴ２端子から出力される
出力信号は、ＩＮ端子に入力された入力信号の立ち上が
りよりも比較的長い時間ｔ３（＞ｔ１）だけ遅延されて
立ち上がり、前記入力信号の立ち下がりから比較的短い
時間ｔ４（＜ｔ２）だけ遅延されて立ち下がる。
【００９３】この図１３（Ａ）に示す遅延回路６００
を、図６に示す遅延回路３０７及び図７に示す遅延回路
４０７として使用することができる。この場合、遅延回
路６００のＯＵＴ１端子を、図６，７のＢ点に接続し、
遅延回路６００のＯＵＴ２端子を図６，７のＡ点に接続
する。このときの図６，７に示す入出力回路の各点の信
号波形は、図１４（Ａ）に示す通りである。
を、図６に示す遅延回路３０７及び図７に示す遅延回路
４０７として使用することができる。この場合、遅延回
路６００のＯＵＴ１端子を、図６，７のＢ点に接続し、
遅延回路６００のＯＵＴ２端子を図６，７のＡ点に接続
する。このときの図６，７に示す入出力回路の各点の信
号波形は、図１４（Ａ）に示す通りである。
【００９４】図１３（Ａ）に示す遅延回路６００を図６
に示す遅延回路３０７として用いた場合は、図６に示す
入出力バッファ回路は図１４（Ｂ）に示すタイミングチ
ャートに従って動作する。図１３（Ａ）に示す遅延回路
６００を図７に示す遅延回路４０７として用いた場合
は、図７に示す入出力バッファ回路は図１４（Ｃ）に示
すタイミングチャートに従って動作する。
に示す遅延回路３０７として用いた場合は、図６に示す
入出力バッファ回路は図１４（Ｂ）に示すタイミングチ
ャートに従って動作する。図１３（Ａ）に示す遅延回路
６００を図７に示す遅延回路４０７として用いた場合
は、図７に示す入出力バッファ回路は図１４（Ｃ）に示
すタイミングチャートに従って動作する。
【００９５】図１４（Ｂ）では、バッファ回路３０１が
入力可能状態に移行するときには第１の期間Ｔ１（ｔ３
−ｔ１）だけ、バッファ回路３０１が出力可能状態に移
行するときには第２の期間Ｔ２（ｔ２−ｔ４）だけ、出
力バッファ３０３、入力インバータ３０５及び出力イン
バータ３０６の全てがオン状態となる。このため、バッ
ファ回路３０１が入力可能状態に切り換わる際の出力バ
ッファ３０３から出力電位を、ラッチ回路３０４にて確
実に保持することが可能となる。しかも、バッファ回路
３０１が入力状態より出力可能状態に切り換わる際に、
入出力端子Ｘの電位を出力インバータ３０６の出力電位
に固定できる。このため、入出力端子Ｘが電気的にフロ
ーティングとなる状態を防止できる。
入力可能状態に移行するときには第１の期間Ｔ１（ｔ３
−ｔ１）だけ、バッファ回路３０１が出力可能状態に移
行するときには第２の期間Ｔ２（ｔ２−ｔ４）だけ、出
力バッファ３０３、入力インバータ３０５及び出力イン
バータ３０６の全てがオン状態となる。このため、バッ
ファ回路３０１が入力可能状態に切り換わる際の出力バ
ッファ３０３から出力電位を、ラッチ回路３０４にて確
実に保持することが可能となる。しかも、バッファ回路
３０１が入力状態より出力可能状態に切り換わる際に、
入出力端子Ｘの電位を出力インバータ３０６の出力電位
に固定できる。このため、入出力端子Ｘが電気的にフロ
ーティングとなる状態を防止できる。
【００９６】一方、図１４（Ｃ）の場合も、バッファ回
路４０１が入力可能状態に移行するときには第１の期間
Ｔ１（ｔ３−ｔ１）だけ、出力バッファ４０３、入力イ
ンバータ４０５がオン状態となる。このため、バッファ
回路４０１が入力可能状態に切り換わる際の出力バッフ
ァ４０３から出力電位を、ラッチ回路４０４にて確実に
保持することが可能となる。しかも、この第１の期間Ｔ
１では、出力インバータ４０６の出力端がハイインピー
ダンスであるため、ラッチ回路４０４を構成するトラン
ジスタにいわゆる貫通電流が流れることがなくなる効果
がある。その後、入力インバータ４０５がオンしても、
出力バッファ４０３と出力インバータ４０６の各出力端
が共にハイインピーダンスとはならないので、このとき
にも貫通電流がながれることはない。
路４０１が入力可能状態に移行するときには第１の期間
Ｔ１（ｔ３−ｔ１）だけ、出力バッファ４０３、入力イ
ンバータ４０５がオン状態となる。このため、バッファ
回路４０１が入力可能状態に切り換わる際の出力バッフ
ァ４０３から出力電位を、ラッチ回路４０４にて確実に
保持することが可能となる。しかも、この第１の期間Ｔ
１では、出力インバータ４０６の出力端がハイインピー
ダンスであるため、ラッチ回路４０４を構成するトラン
ジスタにいわゆる貫通電流が流れることがなくなる効果
がある。その後、入力インバータ４０５がオンしても、
出力バッファ４０３と出力インバータ４０６の各出力端
が共にハイインピーダンスとはならないので、このとき
にも貫通電流がながれることはない。
【００９７】図１４（Ｃ）の第２の期間Ｔ２中でも、出
力バッファ４０３がＯＮ状態であるときに、出力インバ
ータ４０６の出力端がハイインピーダンスであるため、
ラッチ回路４０４を構成するトランジスタにいわゆる貫
通電流が流れることがなくなる効果がある。
力バッファ４０３がＯＮ状態であるときに、出力インバ
ータ４０６の出力端がハイインピーダンスであるため、
ラッチ回路４０４を構成するトランジスタにいわゆる貫
通電流が流れることがなくなる効果がある。
【００９８】なお、本発明は上記実施例に限定されるも
のではなく、本発明の要旨の範囲内で種々の変形実施が
可能である。
のではなく、本発明の要旨の範囲内で種々の変形実施が
可能である。
【００９９】また、上述した各実施例は、本発明を入出
力バッファ回路に適用した実施例であるが、本発明を出
力バッファ回路にも同様に適用可能である。この場合に
は、上述した各実施例の入力バッファが不要となる。図
１６は、本発明の出力バッファ回路７００を備えた電子
機器の例えばメモリ制御部のブロック図である。図１６
において、メモリ素子例えばＲＯＭ４０は、制御手段で
あるＣＰＵ４２により制御されるメモリ駆動部４４によ
って、データの読み出しが行われる。また、メモリ駆動
部４４に前記出力バッファ回路７００が接続される。こ
の出力バッファ回路７００も、ＣＰＵ４２によりその動
作が制御される。
力バッファ回路に適用した実施例であるが、本発明を出
力バッファ回路にも同様に適用可能である。この場合に
は、上述した各実施例の入力バッファが不要となる。図
１６は、本発明の出力バッファ回路７００を備えた電子
機器の例えばメモリ制御部のブロック図である。図１６
において、メモリ素子例えばＲＯＭ４０は、制御手段で
あるＣＰＵ４２により制御されるメモリ駆動部４４によ
って、データの読み出しが行われる。また、メモリ駆動
部４４に前記出力バッファ回路７００が接続される。こ
の出力バッファ回路７００も、ＣＰＵ４２によりその動
作が制御される。
【０１００】また、本発明は、ＣＮＴ端子の電位がＬで
出力可能状態となり、ＣＮＴ端子の電位がＨで出力端が
ハイインピーダンス状態となるバッファ回路を用いるも
のに限らない。同様に、ＣＮＴ端子の電位がＬで出力端
がハイインピーダンス状態となり、ＣＮＴ端子の電位が
Ｈでオン状態となるラッチ回路を用いるものに限らな
い。上述したものとは逆の論理で同様に動作するバッフ
ァ回路およびラッチ回路を用いることもできる。
出力可能状態となり、ＣＮＴ端子の電位がＨで出力端が
ハイインピーダンス状態となるバッファ回路を用いるも
のに限らない。同様に、ＣＮＴ端子の電位がＬで出力端
がハイインピーダンス状態となり、ＣＮＴ端子の電位が
Ｈでオン状態となるラッチ回路を用いるものに限らな
い。上述したものとは逆の論理で同様に動作するバッフ
ァ回路およびラッチ回路を用いることもできる。
【０１０１】また、図２のラッチ回路において、入力イ
ンバータをクロックドインバータを用いたが、ナンドゲ
ート回路およびノアゲート回路を用いることもできる。
ンバータをクロックドインバータを用いたが、ナンドゲ
ート回路およびノアゲート回路を用いることもできる。
【０１０２】また、図９の遅延回路において２段のイン
バータを用いたが、最終段から出力される論理を反転
（入力に対して出力が反転）させなければ、インバータ
の段数を偶数個単位で増やしても良い。信号を遅延させ
るのが目的であるため、出力論理が反転されていたとし
ても、出力回路で対応をとれば何等問題はなく、遅延回
路のインバータの段数は奇数でも良い。
バータを用いたが、最終段から出力される論理を反転
（入力に対して出力が反転）させなければ、インバータ
の段数を偶数個単位で増やしても良い。信号を遅延させ
るのが目的であるため、出力論理が反転されていたとし
ても、出力回路で対応をとれば何等問題はなく、遅延回
路のインバータの段数は奇数でも良い。
【０１０３】
【図１】本発明の第１の実施例を示す出力保持機能付の
入出力バッファ回路の回路図である。
入出力バッファ回路の回路図である。
【図２】図１に示す出力バッファ及びラッチ回路の構成
例を示す回路図である。
例を示す回路図である。
【図３】図１に示す入出力バッファ回路の動作を説明す
るためのタイミングチャートである。
るためのタイミングチャートである。
【図４】本発明の第２の実施例を示す出力保持機能付の
入出力バッファ回路の回路図である。
入出力バッファ回路の回路図である。
【図５】図１に示す入出力バッファ回路の動作を説明す
るためのタイミングチャートである。
るためのタイミングチャートである。
【図６】本発明の第３の実施例を示す出力保持機能付の
入出力バッファ回路の回路図である。
入出力バッファ回路の回路図である。
【図７】本発明の第４の実施例を示す出力保持機能付の
入出力バッファ回路の回路図である。
入出力バッファ回路の回路図である。
【図８】（Ａ）は図６および図７の入出力バッファ回路
の信号波形を示すタイミングチャートであり、（Ｂ）は
図６の入出力バッファ回路の動作を説明するためのタイ
ミングチャートであり、（Ｃ）は図７の入出力バッファ
回路の動作を説明するためのタイミングチャートであ
る。
の信号波形を示すタイミングチャートであり、（Ｂ）は
図６の入出力バッファ回路の動作を説明するためのタイ
ミングチャートであり、（Ｃ）は図７の入出力バッファ
回路の動作を説明するためのタイミングチャートであ
る。
【図９】本発明の第５の実施例を示す遅延回路の回路図
である。
である。
【図１０】図９に示す遅延回路の遅延動作を説明するた
めのタイモングチャートである。
めのタイモングチャートである。
【図１１】図９に示す遅延回路を図６に示す入出力バッ
ファ回路に使用した場合の、その入出力バッファ回路の
動作を説明するためのタイミングチャートである。
ファ回路に使用した場合の、その入出力バッファ回路の
動作を説明するためのタイミングチャートである。
【図１２】図９に示す遅延回路を図７に示す入出力バッ
ファ回路に使用した場合の、その入出力バッファ回路の
動作を説明するためのタイミングチャートである。
ファ回路に使用した場合の、その入出力バッファ回路の
動作を説明するためのタイミングチャートである。
【図１３】（Ａ）は本発明の第６の実施例を示す遅延回
路の回路図であり、（Ｂ）は（Ａ）の遅延回路の各点の
波形を示すタイミングチャートである。
路の回路図であり、（Ｂ）は（Ａ）の遅延回路の各点の
波形を示すタイミングチャートである。
【図１４】（Ａ）は図１３（Ａ）の遅延回路を使用した
場合の図６および図７の入出力バッファ回路の各点の波
形を示すタイミングチャートであり、（Ｂ）は図６の入
出力バッファ回路の動作を説明するタイミングチャート
であり、（Ｃ）は図７の入出力バッファ回路の動作を説
明するタイミングチャートである。
場合の図６および図７の入出力バッファ回路の各点の波
形を示すタイミングチャートであり、（Ｂ）は図６の入
出力バッファ回路の動作を説明するタイミングチャート
であり、（Ｃ）は図７の入出力バッファ回路の動作を説
明するタイミングチャートである。
【図１５】入出力バッファ回路を備えた本発明の電子機
器のメモリ制御部のブロック図である。
器のメモリ制御部のブロック図である。
【図１６】出力バッファ回路を備えた本発明の電子機器
のメモリ制御部のブロック図である。
のメモリ制御部のブロック図である。
【図１７】従来の出力保持機能付の入出力バッファ回路
の回路図である。
の回路図である。
１０ 入出力ライン １２ａ 入力ライン １２ｂ 出力ライン ３２、４２ 制御手段 １００、２００、３００、４００ 入出力バッファ回路 １０１、２０１、３０１、４０１、１００１ バッファ
回路 １０２、２０２、３０２、４０２、１００２ 入力バッ
ファ １０３、２０３、３０３、４０３、１００３ 出力バッ
ファ １０４、２０４、３０４、４０４、１００４ ラッチ回
路 １０５、２０５、３０５、４０５、１００５ 入力イン
バータ １０６、２０６、３０６、４０６、１００６ 出力イン
バータ ２０４、２０６、２０７、５０３、５０４ Ｐ−ｃｈト
ランジスタ ２０８、２１０、２１１、５０５、５０６ Ｎ−ｃｈト
ランジスタ ３０７、４０７、５００、６００ 遅延回路 ５０１、５０２ インバータ ６０１ オアゲート回路 ６０２ アンドゲート回路 ７００ 出力バッファ回路
回路 １０２、２０２、３０２、４０２、１００２ 入力バッ
ファ １０３、２０３、３０３、４０３、１００３ 出力バッ
ファ １０４、２０４、３０４、４０４、１００４ ラッチ回
路 １０５、２０５、３０５、４０５、１００５ 入力イン
バータ １０６、２０６、３０６、４０６、１００６ 出力イン
バータ ２０４、２０６、２０７、５０３、５０４ Ｐ−ｃｈト
ランジスタ ２０８、２１０、２１１、５０５、５０６ Ｎ−ｃｈト
ランジスタ ３０７、４０７、５００、６００ 遅延回路 ５０１、５０２ インバータ ６０１ オアゲート回路 ６０２ アンドゲート回路 ７００ 出力バッファ回路
Claims (19)
- 【請求項１】 一端に入出力端子を有し、他端が入力ラ
インと出力ラインとに分岐された入出力ラインと、 前記入力ライン途中に設けられ、入力信号が入力される
入力バッファと、 前記出力ライン途中に設けられ、バッファ出力端より出
力信号を出力する出力バッファと、 前記入出力ライン途中に接続され、前記入力信号及び前
記出力信号の電位をラッチし、ラッチ出力端にて前記電
位を保持するラッチ回路と、 制御信号を受け入れる制御端子と、 を有し、 前記ラッチ回路は、前記制御端子を介して入力された第
１の制御信号に基づいて、前記入力信号及び前記出力信
号の電位をラッチする第１のＯＮ状態と、前記ラッチ出
力端がハイインピーダンスとなる第１のＯＦＦ状態とに
切り換えられることを特徴とする入出力バッファ回路。 - 【請求項２】 請求項１において、 前記制御端子は前記出力バッファにも接続され、 前記出力バッファは、前記第１の制御信号に基づいて、
前記出力信号を出力する第２のＯＮ状態と、前記バッフ
ァ出力端がハイインピーダンスとなる第２のＯＦＦ状態
とに切り換えられることを特徴とする入出力バッファ回
路。 - 【請求項３】 請求項１において、 前記制御端子は、 前記ラッチ回路に接続され、前記第１の制御信号が受け
入れられる第１の制御端子と、 前記出力バッファに接続され、第２の制御信号が受け入
れられる第２の制御端子と有し、 前記出力バッファは、前記第２の制御信号に基づいて、
前記出力信号を出力する第２のＯＮ状態と、前記バッフ
ァ出力端がハイインピーダンスとなる第２のＯＦＦ状態
とに切り換えられることを特徴とする入出力バッファ回
路。 - 【請求項４】 請求項１において、 前記制御端子と前記出力バッファとの間に接続された遅
延回路がさらに設けられ、前記遅延回路は、前記第１の
制御信号よりも所定時間遅延された第２の制御信号を前
記出力バッファに出力し、 前記出力バッファは、前記第２の制御信号に基づいて、
前記出力信号を出力する第２のＯＮ状態と、前記バッフ
ァ出力端がハイインピーダンスとなる第２のＯＮ状態と
に切り換えられることを特徴とする入出力バッファ回
路。 - 【請求項５】 請求項３または４において、 前記出力バッファが前記第２の制御信号により前記第２
のＯＮ状態に設定されている時に、前記ラッチ回路が前
記第１の制御信号により前記第１のＯＦＦ状態に設定さ
れることを特徴とする入出力バッファ回路。 - 【請求項６】 請求項３または４において、 前記出力バッファが前記第２の制御信号により前記第２
のＯＦＦ状態に設定されている時に、前記ラッチ回路が
前記第１の制御信号により前記第１のＯＮ状態に設定さ
れることを特徴とする入出力バッファ回路。 - 【請求項７】 請求項２において、 前記出力バッファが、前記第２の制御信号に基づいて、
前記第２のＯＮ状態から前記第２のＯＦＦ状態に切り換
えられる直前に、前記ラッチ回路が、前記第１の制御信
号に基づいて、前記１のＯＦＦ状態から前記第１のＯＮ
状態に切り換えられ、それにより前記第１のＯＮ状態と
前記第２のＯＮ状態とが同時に達成される第１の期間が
設定されることを特徴とする入出力回路。 - 【請求項８】 請求項４において、 前記出力バッファが、前記第２の制御信号に基づいて、
前記第２のＯＮ状態から前記第２のＯＦＦ状態に切り換
えられる直前に、前記ラッチ回路が、前記第１の制御信
号に基づいて、前記第１のＯＦＦ状態から前記第１のＯ
Ｎ状態に切り換えられ、それにより前記第１のＯＮ状態
と前記第２のＯＮ状態とが同時に達成される第１の期間
が設定され、 前記出力バッファが、前記第２の制御信号に基づいて、
前記第２のＯＦＦ状態から前記第２のＯＮ状態に切り換
えられる直前に、前記ラッチ回路が、前記第１の制御信
号に基づいて、前記１のＯＮ状態から前記第１のＯＦＦ
状態に切り換えられ、それにより前記第１のＯＦＦ状態
と前記第２のＯＦＦ状態とが同時に達成される第２の期
間が設定されることを特徴とする入出力バッファ回路。 - 【請求項９】 請求項８において、 前記遅延回路は、前記第１の期間よりも前記第２の期間
を短く設定するように、前記第１の制御信号に対して前
記第２の制御信号を遅延させることを特徴とする入出力
バッファ回路。 - 【請求項１０】 請求項４において、 前記出力バッファが、前記第２の制御信号に基づいて、
前記第２のＯＮ状態から前記第２のＯＦＦ状態に切り換
えられる直前に、前記ラッチ回路が、前記第１の制御信
号に基づいて、前記第１のＯＦＦ状態から前記第１のＯ
Ｎ状態に切り換えられ、それにより前記第１のＯＮ状態
と前記第２のＯＮ状態とが同時に達成される第１の期間
が設定され、 前記出力バッファが、前記第２の制御信号に基づいて、
前記第２のＯＦＦ状態から前記第２のＯＮ状態に切り換
えられる直後に、前記ラッチ回路が、前記第１の制御信
号に基づいて、前記１のＯＮ状態から前記第１のＯＦＦ
状態に切り換えられ、それにより前記第１のＯＮ状態と
前記第２のＯＮ状態とが同時に達成される第２の期間が
設定されることを特徴とする入出力バッファ回路。 - 【請求項１１】 請求項１において、 前記ラッチ回路は、 第１の入力端及び第１の出力端を有し、前記第１の入力
端が前記入出力ラインに接続された入力インバータと、 第２の入力端及び第２の出力端を有し、前記第２の入力
端が前記第１の出力端に接続され、前記第２の出力端が
前記ラッチ出力端として前記入出力ラインに接続された
出力インバータと、 を有することを特徴とする入出力回路。 - 【請求項１２】 請求項１１において、 前記制御端子と前記出力バッファとの間に接続された遅
延回路がさらに設けられ、前記遅延回路は、前記第１の
制御信号よりも所定時間遅延された第２の制御信号を前
記出力バッファに出力し、 前記出力バッファは、前記第２の制御信号に基づいて、
前記出力信号を出力する第２のＯＮ状態と、前記バッフ
ァ出力端がハイインピーダンスとなる第２のＯＦＦ状態
とに切り換えられることを特徴とする入出力バッファ回
路。 - 【請求項１３】 請求項１２において、 前記第１の制御信号は前記入力インバータのみに入力さ
れ、前記入力インバータは、前記第１の制御信号に基づ
いて、該入力インバータが動作可能な第３のＯＮ状態
と、前記第１の出力端がハイインピーダンスとなる第３
のＯＦＦ状態とに切り換えられ、 前記第２の制御信号は前記出力バッファ及び前記出力イ
ンバータに入力され、前記出力インバータは、前記第２
の制御信号に基づいて、該出力インバータが動作可能な
第４のＯＮ状態と、前記第２の出力端がハイインピーダ
ンスとなる第４のＯＦＦ状態とに切り換えられることを
特徴とする入出力バッファ回路。 - 【請求項１４】 請求項１３において、 前記出力バッファが、前記第２の制御信号に基づいて、
前記第２のＯＮ状態から前記第２のＯＦＦ状態に切り換
えられる直前に、前記入力インバータが、前記第１の制
御信号に基づいて、前記３のＯＦＦ状態から前記第３の
ＯＮ状態に切り換えられ、それにより前記第２のＯＮ状
態と前記第３のＯＮ状態とが同時に達成される第１の期
間が設定され、 前記出力インバータが、前記第２の制御信号に基づい
て、前記第４のＯＮ状態から前記第４のＯＦＦ状態に切
り換えられる直前に、前記入力インバータが、前記第１
の制御信号に基づいて、前記３のＯＮ状態から前記第３
のＯＦＦ状態に切り換えられ、それにより前記第４のＯ
Ｎ状態と前記第３のＯＦＦ状態とが同時に達成される第
２の期間が設定されることを特徴とする入出力バッファ
回路。 - 【請求項１５】 請求項１４において、 前記遅延回路は、前記第１の期間よりも前記第２の期間
を短く設定するように、前記第１の制御信号に対して前
記第２の制御信号を遅延させることを特徴とする入出力
バッファ回路。 - 【請求項１６】 請求項１３において、 前記出力バッファが、前記第２の制御信号に基づいて、
前記第２のＯＮ状態から前記第２のＯＦＦ状態に切り換
えられる直前に、前記入力インバータが、前記第１の制
御信号に基づいて、前記第３のＯＦＦ状態から前記第３
のＯＮ状態に切り換えられ、それにより前記第２のＯＮ
状態と前記第３のＯＮ状態と同時に達成される第１の期
間が設定され、 前記出力バッファが、前記第２の制御信号に基づいて、
前記第２のＯＦＦ状態から前記第２のＯＮ状態に切り換
えられるとほぼ同時に、前記出力インバータが、前記第
１の制御信号に基づいて、前記４のＯＮ状態から前記第
４のＯＦＦ状態に切り換えられ、それにより、前記第２
のＯＮ状態と前記第４のＯＦＦ状態とが同時に達成され
る第２の期間が設定されることを特徴とする入出力バッ
ファ回路。 - 【請求項１７】 入出力バッファ回路と、前記入出力バ
ッファ回路を制御する制御手段とを有し、 前記入出力バッファ回路は、 一端に入出力端子を有し、他端が入力ラインと出力ライ
ンとに分岐された入出力ラインと、 前記入力ライン途中に設けられ、バッファ入力端より入
力信号が入力される入力バッファと、 前記出力ライン途中に設けられ、バッファ出力端より出
力信号を出力する出力バッファと、 前記入出力ライン途中に接続され、前記入力信号及び前
記出力信号の電位をラッチし、ラッチ出力端にて前記電
位を保持するラッチ回路と、 前記ラッチ回路に接続され、制御信号を受け入れる制御
端子と、 を有し、 前記ラッチ回路は、前記制御端子を介して入力された前
記制御信号に基づいて、前記入力信号及び前記出力信号
の電位をラッチするＯＮ状態と、前記ラッチ出力端がハ
イインピーダンスとなるＯＦＦ状態とに切り換えられる
ことを特徴とする電子機器。 - 【請求項１８】 バッファ出力端より信号を出力する出
力バッファと、 前記出力バッファから出力される前記信号の電位をラッ
チし、ラッチ出力端にて前記電位を保持するラッチ回路
と、 前記ラッチ回路に接続され、制御信号を受け入れる制御
端子と、 を有し、 前記ラッチ回路は、前記制御端子を介して入力された前
記制御信号に基づいて、前記信号をラッチするＯＮ状態
と、前記ラッチ出力端がハイインピーダンスとなるＯＦ
Ｆ状態とに切り換えられることを特徴とする出力バッフ
ァ回路。 - 【請求項１９】 出力バッファ回路と、前記出力バッフ
ァ回路を制御する制御手段とを有する電子機器におい
て、 前記出力バッファ回路は、 バッファ出力端より信号を出力する出力バッファと、 前記出力バッファから出力される前記信号の電位をラッ
チし、ラッチ出力端にて前記電位を保持するラッチ回路
と、 前記ラッチ回路に接続され、前記制御手段からの制御信
号を受け入れる制御端子と、 を有し、 前記ラッチ回路は、前記制御端子を介して入力された前
記制御信号に基づいて、前記信号をラッチするＯＮ状態
と、前記ラッチ出力端がハイインピーダンスとなるＯＦ
Ｆ状態とに切り換えられることを特徴とする電子機器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09482296A JP3567601B2 (ja) | 1995-03-30 | 1996-03-25 | 入出力バッファ回路及び出力バッファ回路 |
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Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7426195 | 1995-03-30 | ||
| JP7-74261 | 1995-03-30 | ||
| JP09482296A JP3567601B2 (ja) | 1995-03-30 | 1996-03-25 | 入出力バッファ回路及び出力バッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08330935A true JPH08330935A (ja) | 1996-12-13 |
| JP3567601B2 JP3567601B2 (ja) | 2004-09-22 |
Family
ID=26415392
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09482296A Expired - Fee Related JP3567601B2 (ja) | 1995-03-30 | 1996-03-25 | 入出力バッファ回路及び出力バッファ回路 |
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| CN104753518A (zh) * | 2013-12-27 | 2015-07-01 | 鸿富锦精密工业(武汉)有限公司 | 控制电路 |
| CN105550061A (zh) * | 2015-12-02 | 2016-05-04 | 杭州禾声科技有限公司 | 无线充电及资料储存装置 |
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1996
- 1996-03-25 JP JP09482296A patent/JP3567601B2/ja not_active Expired - Fee Related
- 1996-03-28 US US08/623,002 patent/US5739701A/en not_active Expired - Lifetime
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