JPH05265949A - 集積回路装置 - Google Patents
集積回路装置Info
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- JPH05265949A JPH05265949A JP6645092A JP6645092A JPH05265949A JP H05265949 A JPH05265949 A JP H05265949A JP 6645092 A JP6645092 A JP 6645092A JP 6645092 A JP6645092 A JP 6645092A JP H05265949 A JPH05265949 A JP H05265949A
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Abstract
(57)【要約】
【目的】 バス・システムを有する集積回路装置におい
て、バスに信号を出力する複数のドライバー回路の出力
どうしが衝突することを防ぐ。 【構成】 ３ステートの出力バッファ４及び７は、タイ
ミング回路２１から出力される出力タイミング信号２２
及び２３に基づいてバス９に対して出力する。データラ
ッチ１１は、タイミング回路２１から出力される入力タ
イミング信号２４に基づいてバス９上のデータを取り込
む。バスに接続されている容量性負荷４０は、出力バッ
ファ４，７の活性化を終了するタイミングをデータラッ
チ１１の入力タイミング信号の活性化の終了と同一のタ
イミングにする容量である。
て、バスに信号を出力する複数のドライバー回路の出力
どうしが衝突することを防ぐ。 【構成】 ３ステートの出力バッファ４及び７は、タイ
ミング回路２１から出力される出力タイミング信号２２
及び２３に基づいてバス９に対して出力する。データラ
ッチ１１は、タイミング回路２１から出力される入力タ
イミング信号２４に基づいてバス９上のデータを取り込
む。バスに接続されている容量性負荷４０は、出力バッ
ファ４，７の活性化を終了するタイミングをデータラッ
チ１１の入力タイミング信号の活性化の終了と同一のタ
イミングにする容量である。
Description
【０００１】
【産業上の利用分野】本発明は、集積回路装置に関し、
特にある一つの線路に対して複数の出力装置から時分割
で異なる信号を接続して１つ以上の入力装置に伝送する
バス・システムを有する集積回路装置に関する。
特にある一つの線路に対して複数の出力装置から時分割
で異なる信号を接続して１つ以上の入力装置に伝送する
バス・システムを有する集積回路装置に関する。
【０００２】
【従来の技術】従来の集積回路装置としては、図７のブ
ロック図に示すようなバス・システムとしての集積回路
装置がある。図８は、図７に示す集積回路装置における
タイミング回路１の内部の構造を示すブロック図であ
る。図９は、図７に示す集積回路装置及び図８に示すタ
イミング回路１の各部の動作タイミングを示すタイミン
グチャートである。なお説明の都合上図９に示す各信号
の名称は、図７に示す信号線の名称と一致させてある。
図８に示すタイミング回路１は、データラッチ４２，４
３，４４，４５と、３入力ＮＯＲゲート４１と、３つの
インバータとで構成されており、クロック信号５０を入
力してタイミング信号１２，１３，１４を出力する。
ロック図に示すようなバス・システムとしての集積回路
装置がある。図８は、図７に示す集積回路装置における
タイミング回路１の内部の構造を示すブロック図であ
る。図９は、図７に示す集積回路装置及び図８に示すタ
イミング回路１の各部の動作タイミングを示すタイミン
グチャートである。なお説明の都合上図９に示す各信号
の名称は、図７に示す信号線の名称と一致させてある。
図８に示すタイミング回路１は、データラッチ４２，４
３，４４，４５と、３入力ＮＯＲゲート４１と、３つの
インバータとで構成されており、クロック信号５０を入
力してタイミング信号１２，１３，１４を出力する。
【０００３】図７において、３ステート出力バッファ４
及び７は、タイミング回路１から出力されるタイミング
信号１２及び１３が高レベル“１”になると夫々活性化
され、夫々信号線３及び６上のデータを出力５及び８上
に出力し、タイミング信号１２及び１３が低レベル
“０”になると夫々の出力を高インビーダンス状態にす
る。出力５及び８は、バス９に接続されている。データ
ラッチ１１は、タイミング回路１から出力されるタイミ
ング信号１４が高レベルのときにバス９上のデータをデ
ータ入力１０を介して内部に取り込み、タイミング信号
１４が高レベルから低レベルに変化するとタイミング信
号１４が低レベルになる直前のデータ入力１０上のデー
タを保持する。データラッチ１１が入力又は保持したデ
ータは、ラッチ出力１５から出力される。タイミング回
路１には、共通のクロック信号５０が入力されている。
及び７は、タイミング回路１から出力されるタイミング
信号１２及び１３が高レベル“１”になると夫々活性化
され、夫々信号線３及び６上のデータを出力５及び８上
に出力し、タイミング信号１２及び１３が低レベル
“０”になると夫々の出力を高インビーダンス状態にす
る。出力５及び８は、バス９に接続されている。データ
ラッチ１１は、タイミング回路１から出力されるタイミ
ング信号１４が高レベルのときにバス９上のデータをデ
ータ入力１０を介して内部に取り込み、タイミング信号
１４が高レベルから低レベルに変化するとタイミング信
号１４が低レベルになる直前のデータ入力１０上のデー
タを保持する。データラッチ１１が入力又は保持したデ
ータは、ラッチ出力１５から出力される。タイミング回
路１には、共通のクロック信号５０が入力されている。
【０００４】決められた時間内に最大のデータを転送
し、かつ、データ転送に関わる信号線の本数を最小にす
る必要のあるシステムにおいて図７に示す集積回路装置
のような回路構成がとられた場合、図９に示すデータセ
ットアップ時間ｔＤＳａ及びｔＤＳｂは、タイミング信
号１２及び１３の立ち上がりから、信号線３及び６上の
データが出力バッファ４及び７を通過しバス９を介して
データラッチ１１のデータ入力１０に到達するまでの伝
達遅延時間を基に設計され、データ保持時間ｔＤＨａ及
びｔＤＨｂは、ラッチ１１の特性により決定される。こ
のような場合、データＡを出力するためのタイミング信
号１２は、時刻Ａにおいて入力タイミング信号１４が立
ち下がってからもデータ保持時間ｔＤＨａの時間だけ高
レベルを保持してバス９上にデータＡを出力し続けなけ
ればならず、タイミング信号１２が不活性になると同時
にデータＢをバス９上に出力するためのタイミング信号
１３は活性化されなければならない。
し、かつ、データ転送に関わる信号線の本数を最小にす
る必要のあるシステムにおいて図７に示す集積回路装置
のような回路構成がとられた場合、図９に示すデータセ
ットアップ時間ｔＤＳａ及びｔＤＳｂは、タイミング信
号１２及び１３の立ち上がりから、信号線３及び６上の
データが出力バッファ４及び７を通過しバス９を介して
データラッチ１１のデータ入力１０に到達するまでの伝
達遅延時間を基に設計され、データ保持時間ｔＤＨａ及
びｔＤＨｂは、ラッチ１１の特性により決定される。こ
のような場合、データＡを出力するためのタイミング信
号１２は、時刻Ａにおいて入力タイミング信号１４が立
ち下がってからもデータ保持時間ｔＤＨａの時間だけ高
レベルを保持してバス９上にデータＡを出力し続けなけ
ればならず、タイミング信号１２が不活性になると同時
にデータＢをバス９上に出力するためのタイミング信号
１３は活性化されなければならない。
【０００５】
【発明が解決しようとする課題】しかしながら、上述し
た従来の集積回路装置では、図９に示すデータＡのよう
なあるデータを出力している期間から図９に示すデータ
Ｂのような次のデータを出力する期間の換わり目におけ
る夫々のタイミング信号１２及び１３の波形の鈍りによ
り、各データがバス９上で衝突し、このため衝突したデ
ータが同一であれば問題はないが、例えば“１”と
“０”のような異なるデータが衝突した場合は衝突した
期間にそのデータを出力した各出力バッファ４及び７間
に短絡電流が流れて、その結果電源対グラウンド間に比
較的大きな短絡電流が流れる。その短絡電流によるノイ
ズは、その短絡電流が流れた電源及びグラウンド線に外
部出力端子を有するドライバー回路が接続されている場
合は、そのドライバー回路を通じて集積回路装置の外部
に漏洩してしまうという問題点となる。また、短絡電流
が流れた電源及びグラウンド線に外部出力端子を有する
ドライバー回路が接続されていない場合でも、外部出力
端子を有するドライバー回路の入力が、短絡電流が流れ
た電源及びグラウンド線に接続されている出力バッファ
に接続されている場合は、信号線を経由してノイズが伝
達され、結果として外部出力端子のドライバー回路を通
じて集積回路装置の外部にノイズを漏洩してしまうとい
う問題点となる。
た従来の集積回路装置では、図９に示すデータＡのよう
なあるデータを出力している期間から図９に示すデータ
Ｂのような次のデータを出力する期間の換わり目におけ
る夫々のタイミング信号１２及び１３の波形の鈍りによ
り、各データがバス９上で衝突し、このため衝突したデ
ータが同一であれば問題はないが、例えば“１”と
“０”のような異なるデータが衝突した場合は衝突した
期間にそのデータを出力した各出力バッファ４及び７間
に短絡電流が流れて、その結果電源対グラウンド間に比
較的大きな短絡電流が流れる。その短絡電流によるノイ
ズは、その短絡電流が流れた電源及びグラウンド線に外
部出力端子を有するドライバー回路が接続されている場
合は、そのドライバー回路を通じて集積回路装置の外部
に漏洩してしまうという問題点となる。また、短絡電流
が流れた電源及びグラウンド線に外部出力端子を有する
ドライバー回路が接続されていない場合でも、外部出力
端子を有するドライバー回路の入力が、短絡電流が流れ
た電源及びグラウンド線に接続されている出力バッファ
に接続されている場合は、信号線を経由してノイズが伝
達され、結果として外部出力端子のドライバー回路を通
じて集積回路装置の外部にノイズを漏洩してしまうとい
う問題点となる。
【０００６】本発明はかかる問題点に鑑みてなされたも
のであって、バス・システムを有する集積回路装置にお
いて、バスに信号を出力する複数のドライバー回路の出
力どうしが衝突することを防止することができて、その
複数のドライバー回路の出力どうしが衝突することによ
って生じるノイズを解消することができる集積回路装置
を提供することを目的とする。
のであって、バス・システムを有する集積回路装置にお
いて、バスに信号を出力する複数のドライバー回路の出
力どうしが衝突することを防止することができて、その
複数のドライバー回路の出力どうしが衝突することによ
って生じるノイズを解消することができる集積回路装置
を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明に係る集積回路装
置は、容量性負荷が接続された信号線と、この信号線に
出力をする複数の信号出力手段と、この信号出力手段が
活性化するタイミングを制御する出力タイミング制御手
段と、前記信号線における信号を入力する信号入力手段
と、この信号入力手段が活性化するタイミングを制御す
る入力タイミング制御手段とを有して、前記出力タイミ
ング制御手段は、前記入力タイミング制御手段が前記入
力手段の活性化を終了すると同時に前記出力手段の活性
化を終了させることを特徴とする。
置は、容量性負荷が接続された信号線と、この信号線に
出力をする複数の信号出力手段と、この信号出力手段が
活性化するタイミングを制御する出力タイミング制御手
段と、前記信号線における信号を入力する信号入力手段
と、この信号入力手段が活性化するタイミングを制御す
る入力タイミング制御手段とを有して、前記出力タイミ
ング制御手段は、前記入力タイミング制御手段が前記入
力手段の活性化を終了すると同時に前記出力手段の活性
化を終了させることを特徴とする。
【０００８】
【作用】本発明に係る集積回路装置においては、ある一
つの信号線に対して複数の信号出力手段から時分割で異
なる信号を接続して１つ以上の信号入力手段に伝送する
バス・システムを有する集積回路装置において、そのバ
スとなる信号線に対して容量性負荷を接続することによ
り、信号線に接続されている複数の信号出力手段の活性
化を終了するタイミングを信号線に接続されている信号
入力手段の活性化の終了と同一のタイミングにしてい
る。これらにより本発明に係る集積回路装置は、信号線
において以前に入力されたデータを容量性負荷において
保持することができるので、信号線にデータを出力する
信号出力手段が切り換わってもそれらの信号出力手段同
士の衝突が起こらず、従って短絡電流によるノイズを極
めて小さくすることができる。
つの信号線に対して複数の信号出力手段から時分割で異
なる信号を接続して１つ以上の信号入力手段に伝送する
バス・システムを有する集積回路装置において、そのバ
スとなる信号線に対して容量性負荷を接続することによ
り、信号線に接続されている複数の信号出力手段の活性
化を終了するタイミングを信号線に接続されている信号
入力手段の活性化の終了と同一のタイミングにしてい
る。これらにより本発明に係る集積回路装置は、信号線
において以前に入力されたデータを容量性負荷において
保持することができるので、信号線にデータを出力する
信号出力手段が切り換わってもそれらの信号出力手段同
士の衝突が起こらず、従って短絡電流によるノイズを極
めて小さくすることができる。
【０００９】
【実施例】次に、本発明の実施例について添付の図面を
参照して説明する。
参照して説明する。
【００１０】図１は、本発明の第１の実施例に係る集積
回路装置を示すブロック図である。なお、図１において
図７に示す従来の集積回路装置と同一の構成部には同一
符号を付して詳細な説明は省略する。図１に示す本第１
の実施例に係る集積回路装置において、図７に示す従来
の集積回路装置に対して異なる構成部分は、タイミング
回路２１の内部構成と、バス９に容量性負荷４０が接続
されている部分である。タイミング回路２１は、出力タ
イミング信号２２，２３及び入力タイミング信号２４を
出力する。
回路装置を示すブロック図である。なお、図１において
図７に示す従来の集積回路装置と同一の構成部には同一
符号を付して詳細な説明は省略する。図１に示す本第１
の実施例に係る集積回路装置において、図７に示す従来
の集積回路装置に対して異なる構成部分は、タイミング
回路２１の内部構成と、バス９に容量性負荷４０が接続
されている部分である。タイミング回路２１は、出力タ
イミング信号２２，２３及び入力タイミング信号２４を
出力する。
【００１１】図２は、図１に示す本第１の実施例に係る
集積回路装置におけるタイミング回路２１の内部構造を
示すブロック図である。なお、図２において図９に示す
従来のタイミング回路と同一の構成部には同一符号を付
してそれらの対応を明確にしている。図２に示すタイミ
ング回路２１は、データラッチ４２，４３，４４，５
４，５５と、３入力ＮＯＲゲート４１と、２入力ＮＯＲ
ゲート５１と、ＡＮＤゲート５２，５３及び４つのイン
バータとで構成されており、クロック信号５０を入力し
て出力タイミング信号２２，２３及び入力タイミング信
号２４を出力する。
集積回路装置におけるタイミング回路２１の内部構造を
示すブロック図である。なお、図２において図９に示す
従来のタイミング回路と同一の構成部には同一符号を付
してそれらの対応を明確にしている。図２に示すタイミ
ング回路２１は、データラッチ４２，４３，４４，５
４，５５と、３入力ＮＯＲゲート４１と、２入力ＮＯＲ
ゲート５１と、ＡＮＤゲート５２，５３及び４つのイン
バータとで構成されており、クロック信号５０を入力し
て出力タイミング信号２２，２３及び入力タイミング信
号２４を出力する。
【００１２】次に、上述の如く構成された本第１の実施
例に係る集積回路装置の動作について説明する。図３
は、図１に示す本第１の実施例に係る集積回路装置及び
図２に示すタイミング回路における各部の動作タイミン
グを示すタイミングチャートである。図３に示すよう
に、出力タイミング信号２２の立ち下がりエッジは、入
力タイミング信号２４の立ち下がりエッジと全く同一の
タイミングである。図７に示すような従来の集積回路装
置では、ラッチ１１へのデータ保持時間が満足されない
が、図１に示す本実施例に係る集積回路装置の構成では
容量性負荷４０がバス９に接続されているため、出力タ
イミング信号２２の立ち下がる直前のデータは容量性負
荷４０によりそのデータに対応する電荷として保持され
る。この容量性負荷４０の容量は、この容量がデータを
保持すべき時間によって決定される。即ち、図１に示す
本実施例に係る集積回路装置では、容量性負荷４０を充
放電するのは、出力バッファ４及び７のみであり、も
し、バス９の線路そのものが完全に絶縁されていれば、
極めて小さな容量でも十分にデータを保持することがで
きる。実際は、線路及びバッファ出力において漏洩電流
があるため、容量性負荷４０の容量は、その漏洩電流と
保持すべき時間により決定される。なお金属酸化膜型半
導体を用いて本実施例に係る集積回路装置を構成した場
合は、それらの漏洩電流は極めて小さいため、容量性負
荷４０の容量は極めて小さくでもかまわない。
例に係る集積回路装置の動作について説明する。図３
は、図１に示す本第１の実施例に係る集積回路装置及び
図２に示すタイミング回路における各部の動作タイミン
グを示すタイミングチャートである。図３に示すよう
に、出力タイミング信号２２の立ち下がりエッジは、入
力タイミング信号２４の立ち下がりエッジと全く同一の
タイミングである。図７に示すような従来の集積回路装
置では、ラッチ１１へのデータ保持時間が満足されない
が、図１に示す本実施例に係る集積回路装置の構成では
容量性負荷４０がバス９に接続されているため、出力タ
イミング信号２２の立ち下がる直前のデータは容量性負
荷４０によりそのデータに対応する電荷として保持され
る。この容量性負荷４０の容量は、この容量がデータを
保持すべき時間によって決定される。即ち、図１に示す
本実施例に係る集積回路装置では、容量性負荷４０を充
放電するのは、出力バッファ４及び７のみであり、も
し、バス９の線路そのものが完全に絶縁されていれば、
極めて小さな容量でも十分にデータを保持することがで
きる。実際は、線路及びバッファ出力において漏洩電流
があるため、容量性負荷４０の容量は、その漏洩電流と
保持すべき時間により決定される。なお金属酸化膜型半
導体を用いて本実施例に係る集積回路装置を構成した場
合は、それらの漏洩電流は極めて小さいため、容量性負
荷４０の容量は極めて小さくでもかまわない。
【００１３】出力タイミング信号２２が立ち下がって、
次の出力タイミング信号２３が活性化された場合に、出
力バッファ７に流れ込む又は流れ出す電流は、容量性負
荷４０に蓄えられる電荷量に等しい。その電流は、通常
は図７に示す従来の集積回路装置における出力バッファ
４及び７の出力がタイミング信号１２及び１３の波形の
鈍りにより衝突したときに流れる電流よりも遥かに小さ
い。
次の出力タイミング信号２３が活性化された場合に、出
力バッファ７に流れ込む又は流れ出す電流は、容量性負
荷４０に蓄えられる電荷量に等しい。その電流は、通常
は図７に示す従来の集積回路装置における出力バッファ
４及び７の出力がタイミング信号１２及び１３の波形の
鈍りにより衝突したときに流れる電流よりも遥かに小さ
い。
【００１４】即ち本第１の実施例に係る集積回路装置で
は、バッファ４及び７が活性化されたときに電源対グラ
ウンドに現れるノイズ成分は、従来の集積回路装置にお
いて生じるノイズ成分に比して極めて小さくなる。
は、バッファ４及び７が活性化されたときに電源対グラ
ウンドに現れるノイズ成分は、従来の集積回路装置にお
いて生じるノイズ成分に比して極めて小さくなる。
【００１５】図４は、本発明の第２の実施例に係る集積
回路装置を示すブロック図である。図４に示す本第２の
実施例に係る集積回路装置において、図１に示す第１の
実施例に係る集積回路装置に対して異なる構成部分は、
タイミング回路７１及びＤタイプ・フリップフロップで
あるデータラッチ８１の内部構成である。タイミング回
路７１は、共通のクロック信号５０を入力して、出力タ
イミング信号８２及び８３と入力タイミング信号８４を
出力する。データラッチ８１は、タイミング信号８４の
低レベルの期間に入力１０のデータを読み込みタイミン
グ信号８４の立ち上がりエッジでその内容を保持しかつ
出力８５に出力する。
回路装置を示すブロック図である。図４に示す本第２の
実施例に係る集積回路装置において、図１に示す第１の
実施例に係る集積回路装置に対して異なる構成部分は、
タイミング回路７１及びＤタイプ・フリップフロップで
あるデータラッチ８１の内部構成である。タイミング回
路７１は、共通のクロック信号５０を入力して、出力タ
イミング信号８２及び８３と入力タイミング信号８４を
出力する。データラッチ８１は、タイミング信号８４の
低レベルの期間に入力１０のデータを読み込みタイミン
グ信号８４の立ち上がりエッジでその内容を保持しかつ
出力８５に出力する。
【００１６】図５は、図４に示す本第２の実施例に係る
集積回路装置におけるタイミング回路７１の内部構造を
示すブロック図である。なお、図５において図２に示す
第１の実施例に係るタイミング回路と同一の構成部には
同一符号を付してそれらの対応を明確にしている。図５
に示すタイミング回路７１は、データラッチ４２，４
３，４４，４５と、３入力ＮＯＲゲート４１と、ＯＲゲ
ート７４と、ＡＮＤゲート７２，７３及び３つのインバ
ータとで構成されており、クロック信号５０を入力して
出力タイミング信号８２，８３及び入力タイミング信号
８４を出力する。
集積回路装置におけるタイミング回路７１の内部構造を
示すブロック図である。なお、図５において図２に示す
第１の実施例に係るタイミング回路と同一の構成部には
同一符号を付してそれらの対応を明確にしている。図５
に示すタイミング回路７１は、データラッチ４２，４
３，４４，４５と、３入力ＮＯＲゲート４１と、ＯＲゲ
ート７４と、ＡＮＤゲート７２，７３及び３つのインバ
ータとで構成されており、クロック信号５０を入力して
出力タイミング信号８２，８３及び入力タイミング信号
８４を出力する。
【００１７】図６は、図４に示す集積回路装置及び図５
に示すタイミング回路７１の各部の動作タイミングを示
すタイミングチャートである。図６に示すように出力タ
イミング信号８２の立ち上がりエッジは、入力タイミン
グ信号８４の立ち下がりエッジと全く同一のタイミング
である。従来の集積回路装置では、ラッチ８１へのデー
タ保持時間が満足されないが、図４に示す集積回路装置
では、容量性負荷４０がバス９に接続されているため、
出力タイミング信号８２の立ち上がる直前のデータは、
容量性負荷４０によりそのデータに対応する電荷として
保持される。
に示すタイミング回路７１の各部の動作タイミングを示
すタイミングチャートである。図６に示すように出力タ
イミング信号８２の立ち上がりエッジは、入力タイミン
グ信号８４の立ち下がりエッジと全く同一のタイミング
である。従来の集積回路装置では、ラッチ８１へのデー
タ保持時間が満足されないが、図４に示す集積回路装置
では、容量性負荷４０がバス９に接続されているため、
出力タイミング信号８２の立ち上がる直前のデータは、
容量性負荷４０によりそのデータに対応する電荷として
保持される。
【００１８】これらにより本第２の実施例に係る集積回
路装置は、第１の実施例と同様にバッファ４及び７が活
性化されたときに電源対グラウンドに現れるノイズ成分
が、従来の集積回路装置において生じるノイズ成分に比
して極めて小さくなる。
路装置は、第１の実施例と同様にバッファ４及び７が活
性化されたときに電源対グラウンドに現れるノイズ成分
が、従来の集積回路装置において生じるノイズ成分に比
して極めて小さくなる。
【００１９】
【発明の効果】以上説明したように本発明に係る集積回
路装置によれば、バスに対して容量性の負荷を接続する
ことにより、バスに接続されている出力バッファの活性
化を終了するタイミングをバスに接続されている信号入
力回路の入力タイミング信号の活性化の終了と同一のタ
イミングにして、従来ではバスに接続された出力バッフ
ァにおける活性化されていなければならないデータの保
持時間（ｔＤＨ）の期間は、バスに接続された容量性負
荷における帯電された電荷により以前のデータを保持す
ることができるので、バスにデータを出力する出力バッ
ファが切り換わってもそれらの出力バッファ同士の衝突
が起こらず、従って短絡電流によるノイズを極めて小さ
くすることができる。
路装置によれば、バスに対して容量性の負荷を接続する
ことにより、バスに接続されている出力バッファの活性
化を終了するタイミングをバスに接続されている信号入
力回路の入力タイミング信号の活性化の終了と同一のタ
イミングにして、従来ではバスに接続された出力バッフ
ァにおける活性化されていなければならないデータの保
持時間（ｔＤＨ）の期間は、バスに接続された容量性負
荷における帯電された電荷により以前のデータを保持す
ることができるので、バスにデータを出力する出力バッ
ファが切り換わってもそれらの出力バッファ同士の衝突
が起こらず、従って短絡電流によるノイズを極めて小さ
くすることができる。
【００２０】なお、回路素子に金属酸化型半導体を用い
て本発明に係る集積回路装置を構成する場合は、バスに
接続する容量性負荷として出力バッファのソース及びド
レインに付随する容量及び入力バッファのゲートに付随
する容量、またバスの配線と基板間に存在する浮遊容量
等を用いることができるのは言うまでもない。
て本発明に係る集積回路装置を構成する場合は、バスに
接続する容量性負荷として出力バッファのソース及びド
レインに付随する容量及び入力バッファのゲートに付随
する容量、またバスの配線と基板間に存在する浮遊容量
等を用いることができるのは言うまでもない。
【図１】本発明の第１の実施例に係る集積回路装置を示
すブロック図である。
すブロック図である。
【図２】図１に示す集積回路装置におけるタイミング回
路２１の内部構造を示すブロック図である。
路２１の内部構造を示すブロック図である。
【図３】図１に示す本実施例に係る集積回路装置及び図
２に示すタイミング回路における各部の動作タイミング
を示すタイミングチャートである。
２に示すタイミング回路における各部の動作タイミング
を示すタイミングチャートである。
【図４】本発明の第２の実施例に係る集積回路装置を示
すブロック図である。
すブロック図である。
【図５】図２に示す集積回路装置におけるタイミング回
路７１の内部構造を示すブロック図である。
路７１の内部構造を示すブロック図である。
【図６】図４に示す集積回路装置及び図５に示すタイミ
ング回路の各部の動作タイミングを示すタイミングチャ
ートである。
ング回路の各部の動作タイミングを示すタイミングチャ
ートである。
【図７】従来の集積回路装置の一例を示すブロック図で
ある。
ある。
【図８】図７に示す集積回路装置におけるタイミング回
路１の内部構造を示すブロック図である。
路１の内部構造を示すブロック図である。
【図９】図７に示す集積回路装置及び図８に示すタイミ
ング回路の各部の動作タイミングを示すタイミングチャ
ートである。
ング回路の各部の動作タイミングを示すタイミングチャ
ートである。
４，７ ；出力バッファ回路 ９ ；バス １１ ；データラッチ ２１ ；タイミング回路 ４０ ；容量性負荷
Claims (3)
- 【請求項１】 容量性負荷が接続された信号線と、この
信号線に出力をする複数の信号出力手段と、この信号出
力手段が活性化するタイミングを制御する出力タイミン
グ制御手段と、前記信号線における信号を入力する信号
入力手段と、この信号入力手段が活性化するタイミング
を制御する入力タイミング制御手段とを有することを特
徴とする集積回路装置。 - 【請求項２】 前記出力タイミング制御手段は、前記入
力タイミング制御手段が前記入力手段の活性化を終了す
ると同時に前記出力手段の活性化を終了させることを特
徴とする請求項１に記載の集積回路装置。 - 【請求項３】 金属酸化膜型半導体を用いて構成するこ
とを特徴とする請求項１又は２に記載の集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6645092A JP2845251B2 (ja) | 1992-03-24 | 1992-03-24 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6645092A JP2845251B2 (ja) | 1992-03-24 | 1992-03-24 | 集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05265949A true JPH05265949A (ja) | 1993-10-15 |
| JP2845251B2 JP2845251B2 (ja) | 1999-01-13 |
Family
ID=13316124
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6645092A Expired - Fee Related JP2845251B2 (ja) | 1992-03-24 | 1992-03-24 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2845251B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1008942A2 (en) * | 1998-12-10 | 2000-06-14 | Sun Microsystems, Inc. | Apparatus system and method for reducing bus contention during consecutive read-write operations |
| JP2007317011A (ja) * | 2006-05-26 | 2007-12-06 | Nec System Technologies Ltd | データ処理装置、データ転送方法、データ転送プログラム |
-
1992
- 1992-03-24 JP JP6645092A patent/JP2845251B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1008942A2 (en) * | 1998-12-10 | 2000-06-14 | Sun Microsystems, Inc. | Apparatus system and method for reducing bus contention during consecutive read-write operations |
| EP1008942A3 (en) * | 1998-12-10 | 2003-03-26 | Sun Microsystems, Inc. | Apparatus system and method for reducing bus contention during consecutive read-write operations |
| JP2007317011A (ja) * | 2006-05-26 | 2007-12-06 | Nec System Technologies Ltd | データ処理装置、データ転送方法、データ転送プログラム |
| JP4564939B2 (ja) * | 2006-05-26 | 2010-10-20 | Ｎｅｃシステムテクノロジー株式会社 | データ処理装置、データ転送方法、データ転送プログラム |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2845251B2 (ja) | 1999-01-13 |
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