CN102419417B

CN102419417B - 一种现场可编程逻辑门阵列触发器传播延迟的测试电路

Info

Publication number: CN102419417B
Application number: CN201110236583.4A
Authority: CN
Inventors: 张帆; 周涛; 王岚施; 陈雷; 李学武; 张彦龙; 刘增荣
Original assignee: China Aviation Airspace Spaceflight Technology Group Co No9 Academy No772 Research Institute; Mxtronics Corp
Current assignee: China Aviation Airspace Spaceflight Technology Group Co No9 Academy No772 Research Institute; Mxtronics Corp
Priority date: 2011-08-17
Filing date: 2011-08-17
Publication date: 2014-02-26
Anticipated expiration: 2031-08-17
Also published as: CN102419417A

Abstract

一种现场可编程逻辑门阵列触发器传播延迟的测试电路，包括振荡器使能电路、被测异步复位触发器链和复位信号选择电路。本发明通过构建一种环形振荡器来实现对FPGA中触发器信号传播延迟的测试，振荡器的环路中包含了一系列被测触发器，特别是采用了一种级联结构，触发器的输出端连接到下一级触发器的时钟端，输出端所产生的上升沿或者下降沿将驱动环振中的下一级触发器，时钟沿穿越环路中每个触发器的时间之和即环振的振荡周期，最大限度地减少了被测延迟以外的干扰，能够比较精确地测量出FPGA中触发器的输出相对于时钟沿的信号传播延迟，为FPGA应用的时序分析提供了更为精确的参数模型。

Description

一种现场可编程逻辑门阵列触发器传播延迟的测试电路

技术领域

本发明涉及一种现场可编程门阵列(FPGA)传播延迟的测试电路，特别是一种用于测试FPGA中触发器传播延迟的测试电路，属于测试领域。

背景技术

触发器传播延迟是FPGA的重要的时序参数。制造商对触发器的传播延迟进行了测量和评估，在产品手册中提供了触发器传播延迟的最大值，用户根据此数值进行设计开发。由于触发器的传播延迟属于内部延迟参数，对其测试存在两个问题，一是无法直接访问内部延迟参数，必须经过可编程连接点、内部连接线、可编程逻辑块、可编程输入输出块等单元，这些单元都会引入相应的延迟；二是，此类内部延迟参数一般数值都非常小，数值本身极易被引入的其他延迟的误差所淹没。图1是传统的测试方法，为了测量芯片102的内部延迟参数105，测试仪100通过外部连线101向芯片102的PAD103输入激励，并通过外部连线108收集PAD107的响应，被测试内部参数105通过连线104连接到PAD103，通过连线106连接到PAD107，图1中测试仪100根据自身输入输出端口的信号转换关系计算得到内部参数值，而外部连线101、108，内部连线104、106，以及输入PAD103、输出PAD107都会引入延迟，这些延迟在测试过程中产生的误差波动可能已经超过了内部延迟参数105本身的数值。因此，传统的测试方法无法提供比较精确的触发器传播延迟，因此制造商不得不考虑最恶劣的条件，通过仿真等手段进行粗略的评估，所提供的规范值具有很大的安全余量，以确保应用的正确性。

由于传统测试手段的限制，制造商提供的内部参数一般具有较大的安全余量，但这样并不利于用户提高设计性能。更为精确的测试电路能够帮助FPGA设计工程师在确保设计正确的前提下适当减小安全余量，从而可以获得更高的使用性能。触发器的传播延迟是FPGA应用中最为重要的内部参数之一，因此，需要对其进行更为精确的测试。

发明内容

本发明的技术解决问题是：克服现有技术的不足，提供一种现场可编程逻辑门阵列触发器传播延迟的测试电路，该测试电路结构简单，测试精度高。

本发明的技术解决方案是：一种现场可编程逻辑门阵列触发器传播延迟的测试电路，包括振荡器使能电路、被测异步复位触发器链和复位信号选择电路；

其中振荡器使能电路由异步复位触发器、2输入“或”逻辑门和2输入“与”逻辑门组成，异步复位触发器的数据输入端和复位端连接到一起与振荡器的使能信号相连，异步复位触发器的时钟端与被测异步复位触发器链路中的第一级触发器的输出端相连，异步复位触发器的反相输出端连接到2输入“或”逻辑门的一个输入端，2输入“或”逻辑门的另一个输入端与被测异步触发器链路中最后一级触发器的输出端相连，2输入“或”逻辑门的输出端连接到2输入“与”逻辑门的一个输入端，2输入“与”逻辑门的另一个输入端与异步复位触发器的数据输入端和复位端连接，2输入“与”逻辑门的输出端作为测试电路的输出端与被测异步复位触发器链路中第一级触发器的时钟端相连；

被测异步复位触发器链包含至少两个被测触发器，所有被测触发器串行级连，其中第一级触发器的输出端连接到下一级触发器的时钟端和振荡器使能电路中异步复位触发器的时钟端，同时通过复位信号选择电路连接到最后一级触发器复位端；最后一级触发器的输出端通过振荡器使能电路连接到第一级触发器的时钟端，同时通过复位信号选择电路连接到倒数第二级触发器的复位端，除第一级和最后一级触发器以外，其余任意一级触发器的输出端连接到下一级触发器的时钟端并通过复位信号选择电路连接到上一级触发器的复位端，被测异步复位触发器链中每个被测触发器的数据输入端均与固定电平连接；

复位信号选择电路由与被测触发器数量相同的2输入逻辑门组成，每个2输入逻辑门对应一个被测触发器，每个2输入逻辑门的输出端分别连接到所对应被测触发器的复位端，每个2输入逻辑门的其中一个输入端接全局复位信号，另一个输入端与其所对应下一级触发器的输出端相连接，与最后一级触发器相对应的2输入逻辑门的另一个输入端与第一级被测触发器的输出端相连。

本发明与现有技术相比的有益效果是：本发明通过构建一种环形振荡器来实现对FPGA中触发器信号传播延迟的测试，振荡器的环路中包含了一系列被测触发器，特别是采用了一种级联结构，触发器的输出端连接到下一级触发器的时钟端，输出端所产生的上升沿或者下降沿将驱动环振中的下一级触发器，时钟沿穿越环路中每个触发器的时间之和即环振的振荡周期，本发明最大限度地减少了被测延迟以外的干扰，比如PAD的延迟、连线的延迟等，能够比较精确地测量出FPGA中触发器的输出相对于时钟沿的信号传播延迟，从而为FPGA应用的时序分析提供了更为精确的参数模型，使得用户在应用时能够合理减少设计时序余量，进一步提高应用性能。

附图说明

图1为传统的测试结构图；

图2为本发明包括4级被测触发器链的测试结构图；

图3为本发明包括4级被测触发器链的内部信号波形图。

具体实施方式

本发明包括振荡器使能电路、被测异步复位触发器链和复位信号选择电路；其中振荡器使能电路200由异步复位触发器201、2输入“或”逻辑门202和2输入“与”逻辑门203组成，异步复位触发器201的数据输入端和复位端连接到一起与振荡器的使能信号相连，异步复位触发器201的时钟端与被测异步复位触发器链路中的第一级触发器的输出端相连，异步复位触发器201的反相输出端连接到2输入“或”逻辑门202的一个输入端，2输入“或”逻辑门202的另一个输入端与被测异步触发器链路中最后一级触发器的输出端相连，2输入“或”逻辑门202的输出端连接到2输入“与”逻辑门203的一个输入端，2输入“与”逻辑门203的另一个输入端与异步复位触发器201的数据输入端和复位端连接，2输入“与”逻辑门203的输出端作为测试电路的输出端与被测异步复位触发器链路中第一级触发器的时钟端相连；被测异步复位触发器链包含至少两个被测触发器，被测触发器的数量至少为2个，否则无法构成震荡器结构，所有被测触发器串行级连，其中第一级触发器的输出端连接到下一级触发器的时钟端和振荡器使能电路中异步复位触发器201的时钟端，同时通过复位信号选择电路连接到最后一级触发器复位端；最后一级触发器的输出端通过振荡器使能电路连接到第一级触发器的时钟端，同时通过复位信号选择电路连接到倒数第二级触发器的复位端，除第一级和最后一级触发器以外，其余任意一级触发器的输出端连接到下一级触发器的时钟端并通过复位信号选择电路连接到上一级触发器的复位端，被测异步复位触发器链中每个被测触发器的数据输入端均与固定电平连接；复位信号选择电路由与被测触发器数量相同的2输入逻辑门组成，若被测触发器为上升沿采样，则复位选择电路由2输入“或”逻辑门构成，若被测触发器为下降沿采样，则复位选择电路由2输入“与非”逻辑门构成，每个2输入逻辑门对应一个被测触发器，每个2输入逻辑门的输出端分别连接到所对应被测触发器的复位端，每个2输入逻辑门的其中一个输入端接全局复位信号，另一个输入端与其所对应下一级触发器的输出端相连接，与最后一级触发器相对应的2输入逻辑门的另一个输入端与第一级被测触发器的输出端相连。

振荡器使能电路为被测触发器链的翻转提供启动时钟，被测触发器按照特殊的方式进行串联，以其中某一级触发器为例，其输入端接固定电平，输出端一方面与下一级触发器的时钟端相连，另一方面通过复位信号选择电路与上一级触发器的复位端相连。在启动测试之前，全局复位信号GSR输入有效电平，通过复位信号选择电路复位整个被测触发器链路，所有触发器输出初始值，该初始值与被测触发器的数据端所接固定电平相反。

当振荡器使能信号enable为有效，全局复位信号GSR为无效时，振荡器使能电路向被测触发器链的第一级触发器的时钟端输出一个有效的时钟沿，第一级触发器的输出随即发生翻转，并驱动第二级触发器的时钟，同时第一级触发器的输出还反馈到振荡器使能电路，关闭了使能电路对振荡器环路的电平锁定，第二级触发器的输出端也发生翻转，并驱动第三级触发器的时钟，同时，第二级触发器输出翻转后将第一级触发器复位，恢复了第一级触发器输出的初始值，以此类推，第N级触发器驱动第N+1级触发器并且恢复第N-1级触发器的初始值，时钟沿通过触发器在整个环路中传播，最后一级触发器的输出端驱动第一级触发器，此时已经恢复为初始值的第一级触发器将再次发生翻转，从而整个环路开始循环振荡，环振时钟TCK输出振荡时钟，其翻转周期的主要组成部分是链路中所有被测触发器的信号传播延迟之和。

环振时钟TCK可以通过PAD引出观测，TCK的输出端到观测端的布线延迟以及测试路径上的其他组合逻辑延迟都不包括在环形振荡器之内，因此，此类延迟仅仅影响了输出环振时钟TCK的相位，并不改变TCK的周期。

如图2是包括4级被测触发器的测试结构实例，该测试电路包括如下结构：振荡器使能电路200、复位信号选择电路(2输入“或”逻辑门208、209、210、211)；该测试电路包括两个输入信号和一个输出信号，分别为振荡器使能信号enable(高电平有效)、全局复位信号GSR(高电平有效)、环振时钟TCK。测试之前，全局复位信号GSR输入一个高电平脉冲，通过“或”逻辑门208～211对触发器204～207复位，Q1～Q4端分别输出低电平；当振荡器使能信号enable为高电平，全局复位信号GSR为低电平，环振时钟TCK输出周期性翻转的信号，其翻转周期的主要组成部分是链路中所有被测触发器的信号传播延迟之和。

振荡器使能电路200，包含1个异步复位触发器201、1个2输入“或”逻辑门202、1个2输入“与”逻辑门203。异步复位触发器201的数据输入端和复位端连接到一起并且和振荡器的使能信号enable相连，异步复位触发器201为低电平复位，其时钟端与被测异步复位触发器链路中的第一级触发器204的输出Q1相连，其反相输出端Q0连接到“或”逻辑门202的1个输入端。“或”逻辑门202的另一个输入端与被测异步复位触发器链路中的最后一级触发器207的输出Q4相连，该“或”逻辑门的输出端GQ4连接到“与”逻辑门203的1个输入端。“与”逻辑门203的另一个输入端与异步复位触发器201的数据输入端和复位端连接到一起并且和振荡器的使能信号enable相连，“与”逻辑门203的输出端连接到被测触发器链路中的第一级触发器204的时钟端，且该输出端即为整个测试电路的输出端TCK。

在本实例中，被测触发器链包含4级被测触发器，且所有被测触发器通过串行方式级连，2输入“与”逻辑门203的输出端与触发器204的时钟端相连，触发器204的输出端分别连接到触发器205的时钟端、触发器201的时钟端以及2输入“或”逻辑门211的1个输入端；触发器205的输出端分别连接到触发器206的时钟端、2输入“或”逻辑门208的1个输入端；触发器206的输出端分别连接到触发器207的时钟端、2输入“或”逻辑门209的1个输入端；触发器207的输出端分别连接到2输入“或”逻辑门202的1个输入端、2输入“或”逻辑门210的1个输入端；链路中每个触发器(204～207)的数据输入端都连接到高电平上，触发器的时钟端配置为上升沿采样；触发器204的复位端连接到2输入“或”逻辑门208的输出端，触发器205的复位端连接到2输入“或”逻辑门209的输出端，触发器206的复位端连接到2输入“或”逻辑门210的输出端，触发器207的复位端连接到2输入“或”逻辑门211的输出端。

2输入“或”门208～211与被测触发器204～207一一对应，2输入“或”门208的输出端连接到被测触发器204的复位端，2输入“或”门209的输出端连接到被测触发器205的复位端，2输入“或”门210的输出端连接到被测触发器206的复位端，2输入“或”门211的输出端连接到被测触发器207的复位端；全局复位信号GSR并行连接到2输入“或”门208～211的1个输入端；2输入“或”门208的另一个输入端与被测触发器205的输出端相连；2输入“或”门209的另一个输入端与被测触发器206的输出端相连；2输入“或”门210的另一个输入端与被测触发器207的输出端相连；2输入“或”门211的另一个输入端与被测触发器204的输出端相连。

图3为FPGA触发器传播延迟测试电路的主要信号节点的波形图，并且用箭头标出了各节点之间的信号转换关系。根据上述电路结构，测试前全局复位信号GSR输入高脉冲，将被测触发器204～207复位，Q1～Q4输出低电平，Q4端的低电平传递到2输入或门202，若振荡器使能信号由低电平转换为高电平，2输入“与”逻辑门203输出变为高电平，从而TCK输出由低变高(箭头301)。TCK的上升沿驱动触发器204，经过传播延迟D_Q1后触发器204输出端Q1由低电平转换为高电平(箭头302)，Q1端的上升沿一方面驱动触发器205，经过传播延迟D_Q2后触发器205输出端Q2由低电平转换为高电平(箭头303)，另一方面驱动触发器201(箭头304)，触发器201的反向端Q0输出低电平，2输入“或”逻辑门202的两个输入端全部为低电平GQ4输出低电平，从而TCK的高电平变为低电平(箭头309)。Q2端的上升沿驱动触发器206，经过传播延迟D_Q3后触器206输出端Q3由低电平变为高电平(箭头305)，同时Q2端的高电平通过2输入“或”逻辑门208复位触发器204(箭头306)，触发器204的输出端Q1变为低电平。Q3端的上升沿驱动触发器207，经过传播延迟DQ3后触发器207输出端Q4由低电平变为高电平(箭头307)，同时Q3端的高电平通过2输入“或”逻辑门209复位触发器205(箭头308)。Q4端的上升沿通过“或”逻辑门202、“与”逻辑门203传递到TCK，TCK的上升沿驱动触发器204，经过传播延迟D_Q1后触发器204输出端Q1由低电平变为高电平(箭头310)，同时Q4端的高电平通过2输入“或”逻辑门210复位触发器206(箭头311)。如上所述，本实例中的测试电路完成了一次上升沿的传递，时钟周期T_Tck＝T_p&r+(D_Q1+D_Q2+D_Q3+D_Q4)，其中T_p&r是环振中的布线延迟和组合逻辑延迟，D_Q1～D_Q4是各触发器的信号传播延迟，T_p&r的值远小于D_Q1+D_Q2+D_Q3+D_Q4。因此，有上述可知FPGA内部触发器的传播延迟D_Q＝T_TCK÷4。

本发明未详细描述内容为本领域技术人员公知技术。

Claims

1.一种现场可编程逻辑门阵列触发器传播延迟的测试电路，其特征在于，包括振荡器使能电路、被测异步复位触发器链和复位信号选择电路；

其中振荡器使能电路由异步复位触发器(201)、2输入“或”逻辑门(202)和2输入“与”逻辑门(203)组成，异步复位触发器(201)的数据输入端和复位端连接到一起与振荡器的使能信号相连，异步复位触发器(201)的时钟端与被测异步复位触发器链路中的第一级被测触发器的输出端相连，异步复位触发器(201)的反相输出端连接到2输入“或”逻辑门(202)的一个输入端，2输入“或”逻辑门(202)的另一个输入端与被测异步触发器链路中最后一级被测触发器的输出端相连，2输入“或”逻辑门(202)的输出端连接到2输入“与”逻辑门(203)的一个输入端，2输入“与”逻辑门(203)的另一个输入端与异步复位触发器(201)的数据输入端和复位端连接，2输入“与”逻辑门(203)的输出端作为测试电路的输出端与被测异步复位触发器链路中第一级被测触发器的时钟端相连；

被测异步复位触发器链包含至少两个被测触发器，所有被测触发器串行级连，其中第一级被测触发器的输出端连接到下一级被测触发器的时钟端和振荡器使能电路中异步复位触发器(201)的时钟端，同时通过复位信号选择电路连接到最后一级被测触发器复位端；最后一级被测触发器的输出端通过振荡器使能电路连接到第一级被测触发器的时钟端，同时通过复位信号选择电路连接到倒数第二级被测触发器的复位端，除第一级和最后一级被测触发器以外，其余任意一级被测触发器的输出端连接到下一级被测触发器的时钟端并通过复位信号选择电路连接到上一级被测触发器的复位端，被测异步复位触发器链中每个被测触发器的数据输入端均与固定电平连接；

复位信号选择电路由与被测触发器数量相同的2输入逻辑门组成，每个2输入逻辑门对应一个被测触发器，每个2输入逻辑门的输出端分别连接到所对应被测触发器的复位端，每个2输入逻辑门的其中一个输入端接全局复位信号，另一个输入端与其所对应的被测触发器的下一级被测触发器的输出端相连接，与最后一级被测触发器相对应的2输入逻辑门的另一个输入端与第一级被测触发器的输出端相连。