CN105629158B - D触发器的数据保持时间的测量电路 - Google Patents

D触发器的数据保持时间的测量电路 Download PDF

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Abstract

本发明公开了一种D触发器的数据保持时间的测量电路，包括m个D触发器，D触发器的时钟输入端连接时钟输入信号；m个D触发器的Q和Q非输出端分别输出m位正反相数据输出信号；第0位D触发器的数据输入端连接由时钟输入信号反相形成的数据输入信号；其它位D触发器的数据输入端连接数据输入信号的延时信号，相邻位间延时为数据缓冲器的延时；测量时，在正相数据输出信号都为“0”的状态下，将时钟输入信号进行低高电平切换，通过读取m位正相数据输出信号中为状态“0”的个数或者m位反相数据输出信号中为状态“1”的个数，将该个数乘以数据缓冲器的延时得到D触发器的数据保持时间。本发明能实现D触发器的数据保持时间的准确测量。

Description

D触发器的数据保持时间的测量电路
技术领域
本发明涉及一种半导体集成电路，特别是涉及一种D触发器(DFF)的数据保持时间(hold)的测量电路。
背景技术
如图1所示，是D触发器的数据保持时间的示意图；D触发器101的D端即数据输入端连接数据输入信号DATA，时钟输入端连接时钟输入信号CLOCK，在时钟输入信号CLOCK的上升沿，D触发器101的Q输出端或Q非输出端将根据数据输入信号DATA进行数据切换，但是一个实现条件是数据输入信号DATA必须在时钟输入信号CLOCK的上升沿之后的一个数据保持时间内需要保持不变，输出才为正确值。Hold值即为图1中两根虚线之间延时。
由图1可知，当数据输入信号DATA在时钟输入信号CLOCK的上升沿之后的超过hold时间的宽度才变化时，这时输出信号是正确的，即Q输出端输出为时钟输入信号CLOCK的上升沿时数据输入信号DATA的值；而当数据输入信号DATA在时钟输入信号CLOCK的上升沿之后的hold时间的宽度内就变化时，这时输出信号将不正确，即Q输出端输出不再为时钟输入信号CLOCK的上升沿时数据输入信号DATA的值，而是变化后的值。所以在数字设计中，标准单元库内D触发器的数据保持时间是其关键技术指标之一。在单元库设计完成后，需要对其进行测量，从而验证设计、仿真数据库和silicon数据的一致性。但是D触发器的数据保持时间一般在ps的数量级，直接测量比较困难。
发明内容
本发明所要解决的技术问题是提供一种D触发器的数据保持时间的测量电路,能实现D触发器的数据保持时间的准确测量。
为解决上述技术问题，本发明提供的D触发器的数据保持时间的测量电路，包括m个D触发器，各所述D触发器的时钟输入端连接时钟输入信号；各所述D触发器的复位清零端都连接复位清零信号；数据输入信号由所述时钟输入信号通过一反相器反相后得到。
每一个所述D触发器的Q输出端输出1位正相数据输出信号、Q非输出端输出1位反相数据输出信号，m个所述D触发器的Q输出端共输出m位正相数据输出信号、Q非输出端共输出m位反相数据输出信号。
令k为0至m-1中的任意一个值，第k位正相数据输出信号所对应的所述D触发器为第k位D触发器；第0位D触发器的数据输入端连接所述数据输入信号；k为1至m-1中的任意一个值时，第k位D触发器的数据输入端通过k个数据缓冲器连接到连接所述数据输入信号；各所述数据缓冲器具有相同的延时。
测量时，在各所述D触发器的Q输出端的正相数据输出信号都为“0”的状态下，将所述时钟输入信号由“0”状态切换为“1”状态，通过读取所述m位正相数据输出信号中为状态“0”的个数或者所述m位反相数据输出信号中为状态“1”的个数，将该个数乘以所述数据缓冲器的延时得到所述D触发器的数据保持时间。
进一步的改进是，还包括：数据缓冲器的延时测量电路；所述数据缓冲器的延时测量电路包括n个数据缓冲器，一个两输入的异或门；
所述异或门的一个输入端直接连接所述时钟输入信号，所述异或门的另一个输入端通过n个所述数据缓冲器连接到所述时钟输入信号。
测量时，在所述时钟输入信号由“0”状态切换为“1”状态之后，读取所述异或门的输出信号的高电平持续时间，用该高电平持续时间除以n得到所述数据缓冲器的延时。
进一步的改进是，还包括：数据缓冲器的延时测量电路；所述数据缓冲器的延时测量电路包括n个数据缓冲器，一个两输入的异或门；所述异或门的一个输入端直接连接所述数据输入信号，所述异或门的另一个输入端通过n个所述数据缓冲器连接到所述数据输入信号；测量时，在所述数据输入信号由“1”状态切换为“0”状态之后，读取所述异或门的输出信号的高电平持续时间，用该高电平持续时间除以n得到所述数据缓冲器的延时。
进一步的改进是，所述复位清零信号、所述数据输入信号和所述时钟输入信号由外部驱动控制装置提供；所述m位正相数据输出信号或所述m位反相数据输出信号由外部读取装置读取。
进一步的改进是，所述复位清零信号、所述数据输入信号和所述时钟输入信号由外部驱动控制装置提供；所述m位正相数据输出信号或所述m位反相数据输出信号由外部读取装置读取，所述异或门的输出信号由外部读取装置读取。
进一步的改进是，m的大小根据所述D触发器的数据保持时间确定，要求保证m-1乘以所述数据缓冲器的延时大于所述D触发器的数据保持时间。
进一步的改进是，位数为1至m-1中的各位所述D触发器的数据输入端都和一个对应位的所述数据缓冲器的输出端相连，和各所述D触发器的数据输入端相连的所述数据缓冲器的数量为m-1，该m-1个所述数据缓冲器串联起来。
第1位数据缓冲器的输入端连接所述数据输入信号、所述第1位数据缓冲器的输出端连接第1位D触发器的数据输入端；k为2至m-1中的任意一个值时，第k位数据缓冲器的输入端连接第k-1位数据缓冲器的输出端，第k为数据缓冲器的输出端连接到第k位D触发器的数据输入端。
进一步的改进是，n比m大一个数量级以上，所述数据缓冲器的延时测量电路中的前m-1个数据缓冲器的输出端和对应的所述D触发器的时钟输入端相连，其中，第1位数据缓冲器的输入端连接所述数据输入信号、所述第1位数据缓冲器的输出端连接第1位D触发器的数据输入端；k为2至m-1中的任意一个值时，第k位数据缓冲器的输入端连接第k-1位数据缓冲器的输出端，第k为数据缓冲器的输出端连接到第k位D触发器的数据输入端。
本发明通过设置m位D触发器，相邻位D触发器的数据输入信号之间通过数据缓冲器进行延时且相邻为的D触发器的延时等于一个数据缓冲器的延时，数据输入信号由时钟输入信号通过一反相器反相后得到。在测量时，将时钟输入信号由“0”状态切换为“1”状态，这时，D触发器将会根据数据输入端的实际接收到的延时后的数据输入信号进行数据输出信号的切换：如果对应位的D触发器延时后的数据输入信号从“1”状态切换为“0”状态时和时钟输入信号由“0”状态切换为“1”状态时的延时大于等于数据保持时间、则该对应位的D触发器的Q输出端输出“1”、非Q输出端输出“0”；而如果对应位的D触发器延时后的数据输入信号从“1”状态切换为“0”状态时和时钟输入信号由“0”状态切换为“1”状态时的延时小于数据保持时间、则该对应位的D触发器的Q输出端输出“0”、非Q输出端输出“1”。最后通过读取m位D触发器的m位正相数据输出信号中“0”的个数或m位反相数据输出信号中“1”的个数，通过该个数和缓冲器的延时的乘积即可得到D触发器的数据保持时间。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是D触发器的数据保持时间的示意图；
图2是本发明实施例D触发器的数据保持时间的测量电路图；
图3是图2中的输入输出信号的波形图。
具体实施方式
如图2所示，是本发明实施例D触发器201的数据保持时间的测量电路图；如图3所示，是图2中的输入输出信号的波形图。本发明实施例D触发器201的数据保持时间的测量电路包括m个D触发器201，各所述D触发器201的时钟输入端连接时钟输入信号CLOCK；各所述D触发器201的复位清零端即CLR端都连接复位清零信号CLEAR；数据输入信号DATA由所述时钟输入信号CLOCK通过一反相器反相后得到。
每一个所述D触发器201的Q输出端输出1位正相数据输出信号、Q非输出端输出1位反相数据输出信号，m个所述D触发器201的Q输出端共输出m位正相数据输出信号、Q非输出端共输出m位反相数据输出信号。如图2中，OUTPUT data<m-1:0>对应于m位正相数据输出信号。
令k为0至m-1中的任意一个值，第k位正相数据输出信号所对应的所述D触发器201为第k位D触发器201；如图2中的DFF0对应于第0位D触发器201，DFF1对应于第1位D触发器201，DFFm-1对应于第m-1位D触发器201。
第0位D触发器201的数据输入端即D端连接所述数据输入信号DATA；k为1至m-1中的任意一个值时，第k位D触发器201的数据输入端通过k个数据缓冲器202连接到连接所述数据输入信号DATA；各所述数据缓冲器202具有相同的延时Tbuf-delay。
本发明实施例中，m的大小根据所述D触发器201的数据保持时间确定，要求保证m-1乘以所述数据缓冲器202的延时即图3中的(m-1)×Tbuf-delay大于所述D触发器201的数据保持时间。
本发明实施例中，还包括：数据缓冲器202的延时即Tbuf-delay的测量电路；所述数据缓冲器202的延时测量电路包括n个数据缓冲器202，一个两输入的异或门203；所述异或门203的一个输入端直接连接所述数据输入信号DATA，所述异或门203的另一个输入端通过n个所述数据缓冲器202连接到所述数据输入信号DATA；测量时，在所述数据输入信号DATA由“1”状态切换为“0”状态之后，读取所述异或门203的输出信号的高电平持续时间，用该高电平持续时间除以n得到所述数据缓冲器202的延时。在其他实施例中，数据缓冲器202的延时测量电路也能为：所述异或门203的一个输入端直接连接所述时钟输入信号CLOCK，所述异或门203的另一个输入端通过n个所述数据缓冲器202连接到所述时钟输入信号CLOCK；测量时，在所述时钟输入信号CLOCK由“0”状态切换为“1”状态之后，读取所述异或门203的输出信号的高电平持续时间，用该高电平持续时间除以n得到所述数据缓冲器202的延时。
本发明实施例中，位数为1至m-1中的各位所述D触发器201的数据输入端都和一个对应位的所述数据缓冲器202的输出端相连，和各所述D触发器201的数据输入端相连的所述数据缓冲器202的数量为m-1，该m-1个所述数据缓冲器202串联起来。
第1位数据缓冲器202的输入端连接所述数据输入信号DATA、所述第1位数据缓冲器202的输出端连接第1位D触发器201的数据输入端；k为2至m-1中的任意一个值时，第k位数据缓冲器202的输入端连接第k-1位数据缓冲器202的输出端，第k为数据缓冲器202的输出端连接到第k位D触发器201的数据输入端。也即，本发明实施例中不包括第0位数据缓冲器，第0位D触发器201的数据输入端直接连接数据输入信号DATA。
本发明实施例中n设置的远大于m如n比m大一个数量级以上，所述数据缓冲器202的延时测量电路中的前m-1个数据缓冲器202的输出端和对应的所述D触发器201的时钟输入端相连，其中，第1位数据缓冲器202的输入端连接所述数据输入信号DATA、所述第1位数据缓冲器202的输出端连接第1位D触发器201的数据输入端；k为2至m-1中的任意一个值时，第k位数据缓冲器202的输入端连接第k-1位数据缓冲器202的输出端，第k为数据缓冲器202的输出端连接到第k位D触发器201的数据输入端。图2中所述异或门203的一个输入端之前的所述数据缓冲器202下面的n表示该数据缓冲器202为总数为n中的最后一个即第n个所述数据缓冲器202。
本发明实施例中，所述复位清零信号CLEAR、所述数据输入信号DATA和所述时钟输入信号CLOCK由外部驱动控制装置提供；所述m位正相数据输出信号或所述m位反相数据输出信号由外部读取装置读取，所述异或门203的输出信号OUTPUT2由外部读取装置读取。
测量时，在各所述D触发器201的Q输出端的正相数据输出信号都为“0”的状态下，将所述时钟输入信号CLOCK由“0”状态切换为“1”状态，这时，D触发器201将会根据数据输入端的实际接收到的延时后的数据输入信号进行数据输出信号的切换：如果对应位的D触发器201延时后的数据输入信号从“1”状态切换为“0”状态时和时钟输入信号由“0”状态切换为“1”状态时的延时大于等于数据保持时间、则该对应位的D触发器201的Q输出端输出“1”、非Q输出端输出“0”。
而如果对应位的D触发器201延时后的数据输入信号从“1”状态切换为“0”状态时和时钟输入信号由“0”状态切换为“1”状态时的延时小于数据保持时间、则该对应位的D触发器201的Q输出端输出“0”、非Q输出端输出“1”。
最后通过读取所述m位正相数据输出信号中为状态“0”的个数或者所述m位反相数据输出信号中为状态“1”的个数，将该个数乘以所述数据缓冲器202的延时得到所述D触发器201的数据保持时间。
如图3中所示，CLEAR，DATA，CLOCK为都为由外部驱动控制装置提供的驱动信号；开始时，CLEAR，CLOCK信号全部置为“0”状态。
接着，输入足够长的CLEAR高电平信号，使所有D触发器复位为“0”状态；
之后，将输入控制信号使CLOCK信号由低电平变为高电平即由“0”状态切换为“1”状态。DATA信号由CLOCK信号反相后得到，DATA0即对应于未经过数据缓冲器202延时的DATA信号；之后，各位D触发器201对应的DATA信号都为DATA0信号延时后的信号，如DATAm-1信号为第m-1位D触发器201相对应的第m-1个数据缓冲器202输出的时钟信号，该DATAm-1信号相对于初始的DATA0信号会延迟(m-1)×Tbuf-delay；DATAn信号对应于第n个数据缓冲器202输出的时钟信号，该DATAn信号相对于初始的DATA0信号会延迟n×Tbuf-delay。
之后，测量异或门电路的OUTPUT2输出的高电平的宽度令测量得到的宽度值为T，T其实等于n×Tbuf-delay；将该宽度除以n即T/n，这样就能得到所述数据缓冲器202的延时Tbuf-delay。
之后，读取D触发器201输出“0”的个数即OUTPUT data<m-1:0>中“0”的个数；在其它实施例中也能为m位反相数据输出信号中“1”的个数，两者是相同，令该个数为j。
将个数j乘以所述数据缓冲器202的延时Tbuf-delay就能得到D触发器的setup，公式为j×T/n，最后的值为j×Tbuf-delay。
本发明实施例中，测试驱动信号即CLEAR，DATA，CLOCK信号都能外部控制，且不会引入IO口等输入链路上的延迟从而引起测量误差。
D触发器201的hold通过其Q端输出的“0”的个数即j间接得到：即hold等于j倍的buffer的延迟即数据缓冲器202的延时Tbuf-delay；而buffer的延迟通过电路放大n倍得到。通常，buffer的时延一般为D触发器的setup的几十之一，也即j的大小为几十的数量级，而m在设定时要求m-1大于j，这可以通过工艺进行预估，m值能够取得大一点。
输出测得信号可以从IO口直接测量，且不会引入输出电路延迟的误差。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (8)

1.一种D触发器的数据保持时间的测量电路，其特征在于：
包括m个D触发器，各所述D触发器的时钟输入端连接时钟输入信号；各所述D触发器的复位清零端都连接复位清零信号；数据输入信号由所述时钟输入信号通过一反相器反相后得到；
每一个所述D触发器的Q输出端输出1位正相数据输出信号、Q非输出端输出1位反相数据输出信号，m个所述D触发器的Q输出端共输出m位正相数据输出信号、Q非输出端共输出m位反相数据输出信号；
令k为0至m-1中的任意一个值，第k位正相数据输出信号所对应的所述D触发器为第k位D触发器；第0位D触发器的数据输入端连接所述数据输入信号；k为1至m-1中的任意一个值时，第k位D触发器的数据输入端通过k个数据缓冲器连接到连接所述数据输入信号；各所述数据缓冲器具有相同的延时；
测量时，在各所述D触发器的Q输出端的正相数据输出信号都为“0”的状态下，将所述时钟输入信号由“0”状态切换为“1”状态，通过读取所述m位正相数据输出信号中为状态“0”的个数或者所述m位反相数据输出信号中为状态“1”的个数，将该个数乘以所述数据缓冲器的延时得到所述D触发器的数据保持时间。
2.如权利要求1所述的D触发器的数据保持时间的测量电路，其特征在于，还包括：数据缓冲器的延时测量电路；
所述数据缓冲器的延时测量电路包括n个数据缓冲器，一个两输入的异或门；
所述异或门的一个输入端直接连接所述时钟输入信号，所述异或门的另一个输入端通过n个所述数据缓冲器连接到所述时钟输入信号；
测量时，在所述时钟输入信号由“0”状态切换为“1”状态之后，读取所述异或门的输出信号的高电平持续时间，用该高电平持续时间除以n得到所述数据缓冲器的延时。
3.如权利要求1所述的D触发器的数据保持时间的测量电路，其特征在于，还包括：数据缓冲器的延时测量电路；
所述数据缓冲器的延时测量电路包括n个数据缓冲器，一个两输入的异或门；
所述异或门的一个输入端直接连接所述数据输入信号，所述异或门的另一个输入端通过n个所述数据缓冲器连接到所述数据输入信号；
测量时，在所述数据输入信号由“1”状态切换为“0”状态之后，读取所述异或门的输出信号的高电平持续时间，用该高电平持续时间除以n得到所述数据缓冲器的延时。
4.如权利要求1所述的D触发器的数据保持时间的测量电路，其特征在于：所述复位清零信号、所述数据输入信号和所述时钟输入信号由外部驱动控制装置提供；所述m位正相数据输出信号或所述m位反相数据输出信号由外部读取装置读取。
5.如权利要求2或3所述的D触发器的数据保持时间的测量电路，其特征在于：所述复位清零信号、所述数据输入信号和所述时钟输入信号由外部驱动控制装置提供；所述m位正相数据输出信号或所述m位反相数据输出信号由外部读取装置读取，所述异或门的输出信号由外部读取装置读取。
6.如权利要求1所述的D触发器的数据保持时间的测量电路，其特征在于：m的大小根据所述D触发器的数据保持时间确定，要求保证m-1乘以所述数据缓冲器的延时大于所述D触发器的数据保持时间。
7.如权利要求1所述的D触发器的数据保持时间的测量电路，其特征在于：
位数为1至m-1中的各位所述D触发器的数据输入端都和一个对应位的所述数据缓冲器的输出端相连，和各所述D触发器的数据输入端相连的所述数据缓冲器的数量为m-1，该m-1个所述数据缓冲器串联起来；
第1位数据缓冲器的输入端连接所述数据输入信号、所述第1位数据缓冲器的输出端连接第1位D触发器的数据输入端；k为2至m-1中的任意一个值时，第k位数据缓冲器的输入端连接第k-1位数据缓冲器的输出端，第k位数据缓冲器的输出端连接到第k位D触发器的数据输入端。
8.如权利要求3所述的D触发器的数据保持时间的测量电路，其特征在于：
n比m大一个数量级以上，所述数据缓冲器的延时测量电路中的前m-1个数据缓冲器的输出端和对应的所述D触发器的时钟输入端相连，其中，第1位数据缓冲器的输入端连接所述数据输入信号、所述第1位数据缓冲器的输出端连接第1位D触发器的数据输入端；k为2至m-1中的任意一个值时，第k位数据缓冲器的输入端连接第k-1位数据缓冲器的输出端，第k位数据缓冲器的输出端连接到第k位D触发器的数据输入端。
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