CN109768786B - 时钟信号占空比调节电路及其调节方法 - Google Patents

Abstract

本发明公开了一种时钟信号占空比调节电路，包括：输入时钟信号通过转换电路获得第一、第二信号，第一、第二信号分别经第一、第二延时链后获得第一、第二延时信号，第一、第二延时信号分别经第一、第二采样电路采样，第一、第二采样电路分别输出第一、第二温度计码，第一、第二温度计码分别经预设跳变后获得第一、第二跳变温度计码，第一、第二跳变温度计码分别经第一、第二温度计码除2电路获得第一、第二除2温度计码，第一、第二除2温度计码分别通过第一、第二控制单元打开第一、第二开关选通电路,第一、第二开关选通电路的选通结果输入输出组合逻辑电路，输出组合逻辑电路输出时钟信号。本发明不受IO的影响，使IP内部能得到准确时钟占空比。

Description

时钟信号占空比调节电路及其调节方法

技术领域

本发明涉及集成电路领域，特别是涉及一种CMOS集成电路的时钟信号占空比调节电路。本发明还涉及一种时钟信号占空比调节方法。

背景技术

CMOS集成电路设计中对于频率类电路或者数模转换器电路，需要为内部电路提供一个基准时钟信号来工作。而在测试中，受测试芯片IO和封装的影响，使得外部时钟输入内部后占空比发生了变化。对于一些较为敏感的电路来说，直接会影响到电路输出性能，如数模转换器的转换精度。而现今，在IP设计中往往没有如此时钟校正的电路存在，单靠IP设计留出余量来解决。这对于芯片面积来说，往往是一种牺牲。

由于对芯片面积的要求越来越高，缩小面积是一种设计趋势。加入时钟占空比校正电路，不但能使得IP工作更加稳定、强健，也可以从某种程度上缩小芯片面积。

发明内容

本发明要解决的技术问题是提供一种不受IO的影响，使IP内部能得到准确时钟占空比的时钟信号占空比调节电路。

本发明还提供了一种不受IO的影响，使IP内部能得到准确时钟占空比的时钟信号占空比调节方法。

为解决上述技术问题，本发明提供一种时钟信号占空比调节电路，包括：单双端转换电路、第一延时链、第二延时链、第一采样电路、第二采样电路、第一温度计码除2电路、第二温度计码除2电路、第一控制单元、第二控制单元、第一开关选通电路、第二开关选通电路和输出组合逻辑电路；

输入时钟信号CLKIN通过单双端转换电路获得第一信号CK〈0〉和第二信号CKB〈0〉，第一信号CK〈0〉和第二信号CKB〈0〉分别经过第一延时链和第二延时链后获得第一延时信号CK〈n〉和第二延时信号CKB〈n〉，第一延时信号CK〈n〉和第二延时信号CKB〈n〉分别经第一采样电路和第二采样电路采样第一信号CK〈0〉和第二信号CKB〈0〉，第一采样电路和第二采样电路分别输出第一温度计码DFFCK〈1：n〉和第二温度计码DFFCKB〈1：n〉，第一温度计码DFFCK〈1：n〉和第二温度计码DFFCKB〈1：n〉分别经预设跳变后获得第一跳变温度计码CK〈x〉和第二跳变温度计码CKB〈x〉，第一跳变温度计码CK〈x〉和第二跳变温度计码CKB〈x〉分别经第一温度计码除2电路和第二温度计码除2电路获得第一除2温度计码CK〈x/2〉和第二除2温度计码CKB〈x/2〉，第一除2温度计码CK〈x/2〉和第二除2温度计码CKB〈x/2〉分别通过第一控制单元和第二控制单元打开第一开关选通电路和第二开关选通电路其中一组开关, 第一开关选通电路和第二开关选通电路的选通结果输入输出组合逻辑电路，输出组合逻辑电路输出时钟信号CLKOUT，其中0＜x≤n,n为正整数，是延时链的延时次数。

进一步改进所述时钟信号占空比调节电路，所述延时链的延时次数n根据设计误差精度计算。

设计误差由延时链的最小分辨率决定，n bit数字译码器的最小分辨率是1/2^n，也就是7bit对应精度为1/2^7=1/128=0.78%。

进一步改进所述时钟信号占空比调节电路，所述第一信号CK〈0〉是输入时钟信号CLKIN的正信号，所述第二信号CKB〈0〉是输入时钟信号CLKIN的反信号。

进一步改进所述时钟信号占空比调节电路，所述预设跳变是温度计码由1到0的跳变。

进一步改进所述时钟信号占空比调节电路，所述温度计码除2电路能兼容温度计码失效导致的异常01，能兼容1个0。

进一步改进所述时钟信号占空比调节电路，所述温度计码除2电路包括多个串联的第一逻辑单元，所述第一逻辑单元包括第一非门、第一与门、第一或门、第一或非门、第一与非门和第二与非门；

所述第一非门输入端和第一与门第一输入端相连作为该第一逻辑单元第一输入端T0，所述第一与门第二输入端作为该第一逻辑单元第二输入端T1，所述第一与门输出端作为该第一逻辑单元第一连接端AX连接其后续第一逻辑单元第二连接端AL，所述第一与非门第一连接端和第一或非门第二连接端连接在一起作为该第一逻辑单元第三连接端AH，所述第一逻辑单元第三连接端AH连接其后续第一逻辑单元第一连接端AX，所述第一与非门第二连接端和第一或非门第一连接端连接在一起作为该第一逻辑单元第二连接端AL，所述第一与非门输出端连接第二与非门第一输入端，所述第一或非门输出端连接第一或门第一输入端，所述第一或门输出端连接第二与非门第二输入端，所述第二与非门输出端作为该第一逻辑单元输出端TCK[0]。其中，第一逻辑单元串中首个第一逻辑单元第二连接端AL连接第一温度计码T0。

进一步改进所述时钟信号占空比调节电路，所述控制单元包括多个串联的第二逻辑单元，所述第二逻辑单元包括第二非门、第三非门、第四非门、第二或非门、第三与非门和第四与非门；

所述第二或非门第一输入端连接第三与非门第二输入端作为该第二逻辑单元第一连接端Q1，第二非门输入端连接第四非门输入端作为该第二逻辑单元第二连接端Q2，该第二逻辑单元第二连接端Q2连接其后续第二逻辑单元第一连接端Q1，第二或非门第二输入端连接第三非门输入端作为该第二逻辑单元第三连接端C1，第二非门输出端连接第二或非门第三输入端，第二或非门第输出端作为该第二逻辑单元输出端S,第三非门输出端连接第三与非门第一输入端，第三非门输出端连接第四与非门第二输入端，第四非门输出端连接第四与非门第一输入端，第四与非门输出端作为该第二逻辑单元第四连接端C2，该第二逻辑单元第四连接端C2连接其后续第二逻辑单元第三连接端C1。

进一步改进所述时钟信号占空比调节电路，所述输出组合逻辑电路包括第五与非门、第六与非门和移位寄存器；

所述第五与非门第一输入端作为该输出组合逻辑电路第一输入端，所述第五与非门第二输入端作为该输出组合逻辑电路第二输入端，所述第六与非门第一输入端作为该输出组合逻辑电路第三输入端，所述第六与非门第二输入端作为该输出组合逻辑电路第四输入端，所述第五与非门输出端连接移位寄存器第一输入端，所述第六与非门输出端连接移位寄存器第二输入端。

本发明提供一种时钟信号占空比调节方法，包括以下步骤：

1）获得输入时钟信号的正信号和反信号；

2）将所述正信号和反信号分别经n次延时处理，获得延时正信号和延时反信号；

3）将所述延时正信号和延时反信号分别采样正信号和反信号；

4）获得正信号温度计码和反信号温度计码；

5）将所述正信号温度计码和反信号温度计码进行预设跳变，获得正信号跳变温度计码和反信号跳变温度计码；

6）将正信号跳变温度计码和反信号跳变温度计码除2，获得正信号除2温度计码和反信号除2温度计码，并获取输入时钟信号两相位脉宽；

7）提取正信号除2温度计码和反信号除2温度计码提取正信号跳变处指针和反信号跳变处指针；

8）根据正信号跳变处指针和反信号跳变处指针对预设开关选通；

9）通过预设输出组合逻辑获得输出时钟信号。

进一步改进所述时钟信号占空比调节电路，所述延时链的延时次数n根据设计误差精度计算。

进一步改进所述时钟信号占空比调节电路，所述预设跳变是温度计码由1到0的跳变。

本发明时钟信号占空比调节电路及其调节方法时序原理如图1中所示。为了保证输出时钟信号的精度要求，对于时钟两相位的信号都必须经过同样的延时路径。SCK为外部时钟输入信号，经过内部模块驱动隔离后产生了CK<0>与其反信号CKB<0>。两信号通过一系列延迟链后,通过逻辑取出各自脉宽的一半,最终得到理想50-50占空比的时钟信号给内部电路使用。

本发明时钟信号占空比调节电路通过数模混合仿真和版图抽取的后仿验证，在电源电压为1.2V，80MHz的时钟的设计下，占空比可以在全corner范围内控制在±1%以内,参考表1所示。（80MHz一个周期时常为12.5ns，时钟的两个相位分别占据6.25ns，±1%即时长在6.125ns与6.375ns之间。）

表1

表1中， tH(ns)代表一个时钟周期内高电平所占时长。tH(%) 和Accuracy(%)表示高电平所占周期的百分比与其和50%占空比对比的误差精度。

本发明使用范围较广，直接可以将外部SCK信号通过IO和输入驱动接入DCC模块的输入，再将DCC模块的输出CLKOUT作为内部IP的时钟信号。例如，本发明可应用于需要工作在时钟的两个相位的流水线数模转换器设计，使得奇偶数级MDAC的翻转时间不受占空比变化的影响。根据精度要求，可以调整内部数字译码器的分辨率，占空比误差可以轻易控制在1%以内。

附图说明

下面结合附图与具体实施方式对本发明作进一步详细的说明：

图1是本发明时钟信号占空比调节电路时序原理示意图

图2是本发明时钟信号占空比调节电路整体结构示意图。

图3是时钟信号占空比调节电路实施例的结构示意图。

图4是温度计码除2电路实施例示意图一，其显示温度计码除2电路整体结构。

图5是温度计码除2电路实施例示意图二，其显示组成温度计码除2电路的第一逻辑单元结构。

附图标记说明

1是第一非门

2是第一与门

3是第一或非门

4是第一或门

5是第一与非门

6是第二与非门

7是第二非门

8是第三非门

9是第四非门

10是第三与非门

11是第四与非门

12是第二或非门

13是第五与非门

14是第六与非门

17是移位寄存器。

实施方式

如图2结合图3所示，本发明提供一种时钟信号占空比调节电路一实施例，包括：单双端转换电路、第一延时链、第二延时链、第一采样电路、第二采样电路、第一温度计码除2电路、第二温度计码除2电路、第一控制单元、第二控制单元、第一开关选通电路、第二开关选通电路和输出组合逻辑电路；

输入时钟信号CLKIN通过单双端转换电路获得第一信号CK〈0〉和第二信号CKB〈0〉，所述第一信号CK〈0〉是输入时钟信号CLKIN的正信号，所述第二信号CKB〈0〉是输入时钟信号CLKIN的反信号,第一信号CK〈0〉和第二信号CKB〈0〉分别经过第一延时链和第二延时链后获得第一延时信号CK〈n〉和第二延时信号CKB〈n〉，第一延时信号CK〈n〉和第二延时信号CKB〈n〉分别经第一采样电路和第二采样电路采样第一信号CK〈0〉和第二信号CKB〈0〉，第一采样电路和第二采样电路分别输出第一温度计码DFFCK〈1：n〉和第二温度计码DFFCKB〈1：n〉，第一温度计码DFFCK〈1：n〉和第二温度计码DFFCKB〈1：n〉分别由1到0的跳变后获得第一跳变温度计码CK〈x〉和第二跳变温度计码CKB〈x〉，第一跳变温度计码CK〈x〉和第二跳变温度计码CKB〈x〉分别经第一温度计码除2电路和第二温度计码除2电路获得第一除2温度计码CK〈x/2〉和第二除2温度计码CKB〈x/2〉，第一除2温度计码CK〈x/2〉和第二除2温度计码CKB〈x/2〉分别通过第一控制单元和第二控制单元打开第一开关选通电路和第二开关选通电路其中一组开关, 第一开关选通电路和第二开关选通电路的选通结果输入输出组合逻辑电路，输出组合逻辑电路输出时钟信号CLKOUT，其中0＜x≤n,n为正整数，是延时链的延时次数。

其中，所述延时链的延时次数n根据设计误差精度计算, 所述温度计码除2电路能兼容温度计码失效导致的异常01，能兼容1个0。

设计误差由延时链的最小分辨率决定，n bit数字译码器的最小分辨率是1/2^n，也就是7bit对应精度为1/2^7=1/128=0.78%。

如图4所示，所述温度计码除2电路包括多个串联的第一逻辑单元。如图5所示，所述第一逻辑单元包括第一非门、第一与门、第一或门、第一或非门、第一与非门和第二与非门；

所述第一非门输入端和第一与门第一输入端相连作为该第一逻辑单元第一输入端T0，所述第一与门第二输入端作为该第一逻辑单元第二输入端T1，所述第一与门输出端作为该第一逻辑单元第一连接端AX连接其后续第一逻辑单元第二连接端AL，所述第一与非门第一连接端和第一或非门第二连接端连接在一起作为该第一逻辑单元第三连接端AH，所述第一逻辑单元第三连接端AH连接其后续第一逻辑单元第一连接端AX，所述第一与非门第二连接端和第一或非门第一连接端连接在一起作为该第一逻辑单元第二连接端AL，所述第一与非门输出端连接第二与非门第一输入端，所述第一或非门输出端连接第一或门第一输入端，所述第一或门输出端连接第二与非门第二输入端，所述第二与非门输出端作为该第一逻辑单元输出端TCK[0]。其中，第一逻辑单元串中首个第一逻辑单元第二连接端AL连接第一温度计码T0。图5中所示其他第一逻辑单元编号顺排。

如图6所示，所述控制单元包括多个串联的第二逻辑单元。如图7所示，所述第二逻辑单元包括第二非门、第三非门、第四非门、第二或非门、第三与非门和第四与非门；本实施例中通过逻辑取出跳变处的两指针S（C<1:63>和CB<1:63>），使其选通两组63个开关其中两个。

所述第二或非门第一输入端连接第三与非门第二输入端作为该第二逻辑单元第一连接端Q1，第二非门输入端连接第四非门输入端作为该第二逻辑单元第二连接端Q2，该第二逻辑单元第二连接端Q2连接其后续第二逻辑单元第一连接端Q1，第二或非门第二输入端连接第三非门输入端作为该第二逻辑单元第三连接端C1，第二非门输出端连接第二或非门第三输入端，第二或非门第输出端作为该第二逻辑单元输出端S,第三非门输出端连接第三与非门第一输入端，第三非门输出端连接第四与非门第二输入端，第四非门输出端连接第四与非门第一输入端，第四与非门输出端作为该第二逻辑单元第四连接端C2，该第二逻辑单元第四连接端C2连接其后续第二逻辑单元第三连接端C1。

如图8所示，所述输出组合逻辑电路包括第五与非门、第六与非门和移位寄存器；

所述第五与非门第一输入端作为该输出组合逻辑电路第一输入端，所述第五与非门第二输入端作为该输出组合逻辑电路第二输入端，所述第六与非门第一输入端作为该输出组合逻辑电路第三输入端，所述第六与非门第二输入端作为该输出组合逻辑电路第四输入端，所述第五与非门输出端连接移位寄存器第一输入端，所述第六与非门输出端连接移位寄存器第二输入端。

本发明提供一种时钟信号占空比调节方法，包括以下步骤：

1）获得输入时钟信号的正信号和反信号；

2）将所述正信号和反信号分别经n次延时处理，获得延时正信号和延时反信号；

3）将所述延时正信号和延时反信号分别采样正信号和反信号；

4）获得正信号温度计码和反信号温度计码；

5）将所述正信号温度计码和反信号温度计码进行预设跳变，获得正信号跳变温度计码和反信号跳变温度计码；

6）将正信号跳变温度计码和反信号跳变温度计码除2，获得正信号除2温度计码和反信号除2温度计码，并获取输入时钟信号两相位脉宽；

7）提取正信号除2温度计码和反信号除2温度计码提取正信号跳变处指针和反信号跳变处指针；

8）根据正信号跳变处指针和反信号跳变处指针对预设开关选通；

9）通过预设输出组合逻辑获得输出时钟信号。

其中，所述延时链的延时次数n根据设计误差精度计算，所述预设跳变是温度计码由1到0的跳变。

如图3所示，本发明时钟信号占空比调节电路输入CLKIN信号通过单双端转换（STD）得到该时钟信号的正反两信号CK<0>和CKB<0>，因此在设计中给出了CK<0>与CKB<0>两信号以及两组延迟链。正反两信号CK<0>和CKB<0>分别经过127次延时，得到两组127次延时信号CK<1:127>与CKB<1:127>。本延迟链的长度需要根据设计误差精度*来计算，此处127代表一个7 bit精度的译码器（27）。这两组时钟延迟信号会分别采样原信号CK<0>与CKB<0>，输出DFFCK<1:127>与DFFCKB<1:127>，得到两组类似于11111..110000..0的127位温度计码。从温度计码由1到0的跳变可以取出CK<x>与CKB<x>（见图1，其中0＜x≤n），此时延迟链刚好分别量出了SCK两相位的脉宽。之后再通过温度计码除2电路（THDIV2）输出TCK<1:63>与TCKB<1:63>得到两组63位温度计码，即可取出CK<x/2>与CKB<x/2>两信号。TCK<1:63>与TCKB<1:63>通过控制单元（CONTROL）打开其中63个开关中其中一组开关，最终通过输出组合逻辑（OUTLOG）来得到校正占空比后的时钟信号CLKOUT给内部电路使用。参考图8，通过取出的CK<X>与原始信号CK<0>做逻辑得到SIG1；CKB<X>与原始信号CKB<0>做逻辑得到SIG2。最终通过移位寄存器DFF得到输出CLKOUT信号。

误差精度计算：例如，若需满足全corner的情况下（延迟链单元的单位延迟会发生变化，例如从55ps到140ps），对于一个80MHz的时钟信号，若时钟的两相位都需满足±1%的误差，则至少需要7bit（n=128）的数字译码器精度才能覆盖。

温度计码除2电路（THDIV2）：由于需要做温度计码除二计算，电路中延迟单元的个数（n）都会根据误差精度以2n的形式递增，即2, 4, 8, …,128, 256, 512, …。

以上通过具体实施方式和实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (9)

1.一种时钟信号占空比调节电路，其特征在于，包括：单双端转换电路、第一延时链、第二延时链、第一采样电路、第二采样电路、第一温度计码除2电路、第二温度计码除2电路、第一控制单元、第二控制单元、第一开关选通电路、第二开关选通电路和输出组合逻辑电路；

输入时钟信号(CLKIN)通过单双端转换电路获得第一信号(CK〈0〉)和第二信号(CKB〈0〉)，第一信号(CK〈0〉)和第二信号(CKB〈0〉)分别经过第一延时链和第二延时链后获得第一延时信号(CK〈n〉)和第二延时信号(CKB〈n〉)，第一延时信号(CK〈n〉)和第二延时信号(CKB〈n〉)分别经第一采样电路和第二采样电路采样第一信号(CK〈0〉)和第二信号(CKB〈0〉)，第一采样电路和第二采样电路分别输出第一温度计码(DFFCK〈1：n〉)和第二温度计码(DFFCKB〈1：n〉)，第一温度计码(DFFCK〈1：n〉)和第二温度计码(DFFCKB〈1：n〉)分别经预设跳变后获得第一跳变温度计码(CK〈x〉)和第二跳变温度计码(CKB〈x〉)，第一跳变温度计码(CK〈x〉)和第二跳变温度计码(CKB〈x〉)分别经第一温度计码除2电路和第二温度计码除2电路获得第一除2温度计码(CK〈x/2〉)和第二除2温度计码(CKB〈x/2〉)，第一除2温度计码(CK〈x/2〉)和第二除2温度计码(CKB〈x/2〉)分别通过第一控制单元和第二控制单元打开第一开关选通电路和第二开关选通电路其中一组开关,第一开关选通电路和第二开关选通电路的选通结果输入输出组合逻辑电路，输出组合逻辑电路输出时钟信号(CLKOUT)；

所述温度计码除2电路能兼容温度计码失效导致的异常01，能兼容1个0，所述温度计码除2电路包括多个串联的第一逻辑单元，所述第一逻辑单元包括第一非门、第一与门、第一或门、第一或非门、第一与非门和第二与非门；

所述第一非门输入端和第一与门第一输入端相连作为该第一逻辑单元第一输入端(T0)，所述第一与门第二输入端作为该第一逻辑单元第二输入端(T1)，所述第一与门输出端作为该第一逻辑单元第一连接端(AX)连接其后续第一逻辑单元第二连接端(AL)，所述第一与非门第一连接端和第一或非门第二连接端连接在一起作为该第一逻辑单元第三连接端(AH)，所述第一逻辑单元第三连接端(AH)连接其后续第一逻辑单元第一连接端(AX)，所述第一与非门第二连接端和第一或非门第一连接端连接在一起作为该第一逻辑单元第二连接端(AL)，所述第一与非门输出端连接第二与非门第一输入端，所述第一或非门输出端连接第一或门第一输入端，所述第一或门输出端连接第二与非门第二输入端，所述第二与非门输出端作为该第一逻辑单元输出端(TCK[0])。

2.如权利要求1所述时钟信号占空比调节电路，其特征在于：所述延时链的延时次数n根据设计误差精度计算。

3.如权利要求1所述时钟信号占空比调节电路，其特征在于：所述第一信号(CK〈0〉)是输入时钟信号(CLKIN)的正信号，所述第二信号(CKB〈0〉)是输入时钟信号(CLKIN)的反信号。

4.如权利要求1所述时钟信号占空比调节电路，其特征在于：所述预设跳变是温度计码由1到0的跳变。

5.如权利要求1所述时钟信号占空比调节电路，其特征在于：所述控制单元包括多个串联的第二逻辑单元，所述第二逻辑单元包括第二非门、第三非门、第四非门、第二或非门、第三与非门和第四与非门；

所述第二或非门第一输入端连接第三与非门第二输入端作为该第二逻辑单元第一连接端(Q1)，第二非门输入端连接第四非门输入端作为该第二逻辑单元第二连接端(Q2)，该第二逻辑单元第二连接端(Q2)连接其后续第二逻辑单元第一连接端(Q1)，第二或非门第二输入端连接第三非门输入端作为该第二逻辑单元第三连接端(C1)，第二非门输出端连接第二或非门第三输入端，第二或非门第输出端作为该第二逻辑单元输出端(S),第三非门输出端连接第三与非门第一输入端，第三非门输出端连接第四与非门第二输入端，第四非门输出端连接第四与非门第一输入端，第四与非门输出端作为该第二逻辑单元第四连接端(C2)，该第二逻辑单元第四连接端(C2)连接其后续第二逻辑单元第三连接端(C1)。

6.如权利要求1所述时钟信号占空比调节电路，其特征在于：所述输出组合逻辑电路包括第五与非门、第六与非门和移位寄存器；

所述第五与非门第一输入端作为该输出组合逻辑电路第一输入端，所述第五与非门第二输入端作为该输出组合逻辑电路第二输入端，所述第六与非门第一输入端作为该输出组合逻辑电路第三输入端，所述第六与非门第二输入端作为该输出组合逻辑电路第四输入端，所述第五与非门输出端连接移位寄存器第一输入端，所述第六与非门输出端连接移位寄存器第二输入端。

7.一种时钟信号占空比调节方法，其特征在于，包括以下步骤：

1)获得输入时钟信号的正信号和反信号；

2)将所述正信号和反信号分别经n次延时处理，获得延时正信号和延时反信号；

3)将所述延时正信号和延时反信号分别采样正信号和反信号；

4)获得正信号温度计码和反信号温度计码；

5)将所述正信号温度计码和反信号温度计码进行预设跳变，获得正信号跳变温度计码和反信号跳变温度计码；

6)将正信号跳变温度计码和反信号跳变温度计码除2，获得正信号除2温度计码和反信号除2温度计码，并获取输入时钟信号两相位脉宽；

7)提取正信号除2温度计码和反信号除2温度计码提取正信号跳变处指针和反信号跳变处指针；

8)根据正信号跳变处指针和反信号跳变处指针对预设开关选通；

9)通过预设输出组合逻辑获得输出时钟信号。

8.如权利要求7所述时钟信号占空比调节方法，其特征在于：延时链的延时次数n根据设计误差精度计算。

9.如权利要求7所述时钟信号占空比调节方法，其特征在于：所述预设跳变是温度计码由1到0的跳变。