JP7053098B2 - テストモード設定回路 - Google Patents
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Description
前記A/D変換装置には、アナログ信号をディジタル信号に変換してシリアル出力するシリアルA/D変換回路と、前記シリアルA/D変換回路の出力を入力し、パラレル信号として出力するシフトレジスタと、が備えられ、前記A/D変換装置以外に、前記シフトレジスタの出力信号からN本のテストモード信号を作成するデコーダが備えられており、前記A/D変換装置にアナログテストモード信号を入力し、出力されたディジタル信号に基づきN本のテストモード信号を作成してLSIに与えると共に、前記デコーダの前段の回路の全出力ビットを前記デコーダに入力し、これに対応して得られる所定出力信号をまとめてNの論理演算回路に入力し、前記論理演算回路の出力をN本のテストモード信号とすることを特徴とする。
11、11A A/D変換回路
12、12A、12B シフトレジスタ
13、13A コントローラ
18、18A、18B デコータ
40 テストモード設定回路
50 テスト対象回路
60 LSI
Claims (9)
- LSIに対しテストを行うために、複数種Nのテストモードに対応してN本のテストモード信号をLSIに与えるテストモード設定回路において、
アナログ信号をディジタル信号に変換するA/D変換装置を備え、
前記A/D変換装置には、
アナログ信号をディジタル信号に変換してシリアル出力するシリアルA/D変換回路と、
前記シリアルA/D変換回路の出力を入力し、パラレル信号として出力するシフトレジスタと、
が備えられ、
前記A/D変換装置以外に、前記シフトレジスタの出力信号からN本のテストモード信号を作成するデコーダ
が備えられており、
前記A/D変換装置にアナログテストモード信号を入力し、出力されたディジタル信号に基づきN本のテストモード信号を作成してLSIに与えると共に、
前記デコーダの前段の回路の全出力ビットを前記デコーダに入力し、これに対応して得られる所定出力信号をまとめてNの論理演算回路に入力し、前記論理演算回路の出力をN本のテストモード信号とすることを特徴とするテストモード設定回路。 - 前記シリアルA/D変換回路は、複数のアナログ信号を入力する入力端子を有し、
シフトレジスタは、前記入力端子の数に対応した数が設けられていることを特徴とする請求項1に記載のテストモード設定回路。 - LSIの入力バッファを前記A/D変換装置として用いたことを特徴とする請求項1または2に記載のテストモード設定回路。
- LSIの入力バッファと、
前記入力バッファの出力側に設けられたA/D変換回路と、
前記A/D変換回路の出力に基づきディジタル値を作成する論理回路と
を具備した構成を、前記A/D変換装置として用い、
前記A/D変換回路の出力と、前記論理回路の出力によりN本のテストモード信号を作成することを特徴とする請求項1乃至3のいずれか1項に記載のテストモード設定回路。 - 前記LSIの動作電源電圧と前記A/D変換装置を含むテストモード設定回路の動作電源電圧とを異ならせて、テストモードを実行する際にのみ前記テストモード設定回路に所定動作電源電圧を与えることを特徴とする請求項1乃至4のいずれか1項に記載のテストモード設定回路。
- LSIに対しテストを行うために、複数種Nのテストモードに対応してN本のテストモード信号をLSIに与えるテストモード設定回路において、
アナログ信号をディジタル信号に変換するA/D変換装置を備え、
前記A/D変換装置には、
アナログ信号をパラレルなディジタル信号に変換して出力するパラレルA/D変換回路と、
前記パラレルA/D変換回路の出力信号からN本のテストモード信号を作成するデコーダと
が備えられており、
前記A/D変換装置にアナログテストモード信号を入力し、出力されたディジタル信号に基づきN本のテストモード信号を作成してLSIに与えると共に、
前記デコーダの前段の回路の全出力ビットを前記デコーダに入力し、これに対応して得られる所定出力信号をまとめてNの論理演算回路に入力し、前記論理演算回路の出力をN本のテストモード信号とすることを特徴とするテストモード設定回路。 - LSIの入力バッファを前記A/D変換装置として用いたことを特徴とする請求項6に記載のテストモード設定回路。
- LSIの入力バッファと、
前記入力バッファの出力側に設けられたA/D変換回路と、
前記A/D変換回路の出力に基づきディジタル値を作成する論理回路と
を具備した構成を、前記A/D変換装置として用い、
前記A/D変換回路の出力と、前記論理回路の出力によりN本のテストモード信号を作成することを特徴とする請求項6または7に記載のテストモード設定回路。 - 前記LSIの動作電源電圧と前記A/D変換装置を含むテストモード設定回路の動作電源電圧とを異ならせて、テストモードを実行する際にのみ前記テストモード設定回路に所定動作電源電圧を与えることを特徴とする請求項6乃至8のいずれか1項に記載のテストモード設定回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2017187037A JP7053098B2 (ja) | 2017-09-27 | 2017-09-27 | テストモード設定回路 |
Applications Claiming Priority (1)
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Publications (2)
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JP2019060784A JP2019060784A (ja) | 2019-04-18 |
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Country Status (1)
Country | Link |
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JP (1) | JP7053098B2 (ja) |
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