KR101024676B1 - 파워 온 리셋 회로 - Google Patents

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Abstract

본 발명의 파워 온 리셋 회로는, 파워 온 리셋 신호와 클럭에 응답하여 초기값 입력 신호를 생성하는 입력 제어 수단; 상기 초기값 입력 신호에 응답하여 카운팅 동작을 수행하여 카운트 옵셋 신호를 생성하는 카운팅 수단; 및 상기 카운트 옵셋 신호에 응답하여 카운팅 동작을 수행하여 상기 파워 온 리셋 신호를 생성하는 파워 온 리셋 수단;을 포함하는 것을 특징으로 한다.
반도체 집적 회로, 파워 온 리셋, 카운트 옵셋

Description

파워 온 리셋 회로{Power-on Reset Circuit}
본 발명은 반도체 집적 회로에 관한 것으로, 보다 상세하게는 반도체 집적 회로의 파워 온 리셋 회로에 관한 것이다.
일반적으로, 반도체 집적 회로는 동작 초기에 파워 온 리셋 신호를 생성하여 내부의 각 회로 영역의 동작을 초기화시킨다. 반도체 집적 회로는 이처럼 파워 온 리셋 신호를 생성하기 위해 파워 온 리셋 회로를 구비하며, 통상의 파워 온 리셋 회로는 반도체 집적 회로의 동작 초기에 외부 공급전원의 전위 레벨이 기 설정된 레벨에 도달하면 파워 온 리셋 신호를 인에이블 시키는 아날로그 타입으로 구성된다.
아날로그 타입의 파워 온 리셋 회로는 상기 외부 공급전원의 레벨을 감지하는 전압 감지부와, 상기 전압 감지부의 레벨 감지 결과에 따라 파워 온 리셋 신호를 생성하는 신호 생성부를 포함하여 구성된다. 이와 같이 구성되는 파워 온 리셋 회로는 내부에 복수의 스위칭 소자들을 구비하며, 각 스위칭 소자들은 연속적인 전압 레벨의 변화에 대응하여 동작하게 된다. 반도체 집적 회로의 스위칭 소자들은 PVT(Process, Voltage, Temperature: 전압, 공정, 온도)의 변화에 따라 그 동작 특 성이 변화할 수 있으며, 아날로그 타입으로 구현된 파워 온 리셋 회로는 이처럼 PVT 변화에 민감한 스위칭 소자들을 구비하여 구성됨에 따라, 동작의 안정성을 담보하지 못한다.
특히, 내부의 스위칭 소자들의 특성 변화에 따라 글리치(Glitch)와 같은 현상이 발생함으로 인해, 상기 파워 온 리셋 신호가 인에이블 되어야 하는 타이밍에 디스에이블 되는 오동작이 발생하게 되면, 반도체 집적 회로의 각 회로 영역들이 초기화되지 못하므로, 반도체 집적 회로의 정상적인 동작은 불가능하게 된다. 이처럼, 종래의 파워 온 리셋 회로는 아날로그 타입으로 구현되어 있었으며, 이에 따라 동작의 안정성에 있어서 기술적 한계가 존재하였고, 반도체 집적 회로의 전체적인 동작의 신뢰도를 저하시킨다는 문제점을 가지고 있었다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 파워 온 리셋 신호의 안정성을 증가시켜 반도체 집적 회로의 신뢰도를 향상시키는 디지털 타입의 파워 온 리셋 회로를 제공하는 데에 그 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 파워 온 리셋 회로는, 파워 온 리셋 신호와 클럭에 응답하여 초기값 입력 신호를 생성하는 입력 제어 수단; 상기 초기값 입력 신호에 응답하여 카운팅 동작을 수행하여 카운트 옵셋 신호를 생성하는 카운팅 수단; 및 상기 카운트 옵셋 신호에 응답하여 카운팅 동작을 수행하여 상기 파워 온 리셋 신호를 생성하는 파워 온 리셋 수단;을 포함하는 것을 특징으로 한다.
또한 본 발명의 다른 실시예에 따른 파워 온 리셋 회로는, 제 1 초기값 입력 신호에 응답하여 기 설정된 옵셋 값까지의 카운팅 동작을 수행하여 제 1 카운트 옵셋 신호를 생성하는 제 1 카운팅 수단; 제 2 초기값 입력 신호에 응답하여 기 설정된 옵셋 값까지의 카운팅 동작을 수행하여 제 2 카운트 옵셋 신호를 생성하는 제 2 카운팅 수단; 상기 제 1 카운팅 옵셋 신호와 상기 제 2 카운팅 옵셋 신호가 모두 인에이블 되면, 기 설정된 옵셋 값까지의 카운팅 동작을 수행하여 파워 온 리셋 신호를 생성하는 파워 온 리셋 수단; 및 상기 파워 온 리셋 신호에 응답하여 상기 제 1 초기값 입력 신호와 상기 제 2 초기값 입력 신호를 교대로 인에이블 시키는 입력 제어 수단;을 포함하는 것을 특징으로 한다.
본 발명의 파워 온 리셋 회로는, 전원과 클럭이 안정화되면 기 설정된 옵셋 값까지의 카운팅 동작을 수행하는 디지털 타입으로 구현됨에 따라, PVT 변화 등에 의한 오동작을 감소시킴으로써, 파워 온 리셋 신호의 안정성을 향상시키는 효과가 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 파워 온 리셋 회로의 구성을 나타낸 블록도이다.
도시한 바와 같이, 상기 파워 온 리셋 회로는, 파워 온 리셋 신호(prst)에 응답하여 클럭(clk) 또는 그라운드 전원(VSS)을 선택적으로 카운트 제어 클럭(clk_cnt)으로서 출력하는 스위칭 수단(10); 상기 파워 온 리셋 신호(prst)와 상기 카운트 제어 클럭(clk_cnt)에 응답하여 제 1 초기값 입력 신호(inp1)와 제 2 초기값 입력 신호(inp2)를 생성하는 입력 제어 수단(20); 상기 제 1 초기값 입력 신호(inp1)와 상기 카운트 제어 클럭(clk_cnt)에 응답하여 카운팅 동작을 수행하여 제 1 카운트 옵셋 신호(coset1)를 생성하는 제 1 카운팅 수단(30); 상기 제 2 초기값 입력 신호(inp2)와 상기 카운트 제어 클럭(clk_cnt)에 응답하여 카운팅 동작을 수행하여 제 2 카운트 옵셋 신호(coset2)를 생성하는 제 2 카운팅 수단(40); 및 상 기 제 1 카운트 옵셋 신호(coset1)와 상기 제 2 카운트 옵셋 신호(coset2) 및 상기 카운트 제어 클럭(clk_cnt)에 응답하여 카운팅 동작을 수행하여 상기 파워 온 리셋 신호(prst)를 생성하는 파워 온 리셋 수단(50);을 포함한다.
여기에서, 상기 제 1 카운팅 수단(30)과 상기 제 2 카운팅 수단(40)은 그 구성과 동작이 서로 유사하므로, 카운팅 수단(300)이라 이를 수 있다. 즉, 상기 카운팅 수단(300)은 상기 제 1 초기값 입력 신호(inp1)와 상기 제 2 초기값 입력 신호(inp2)에 응답하여 카운팅 동작을 수행하여 상기 제 1 카운트 옵셋 신호(coset1)와 상기 제 2 카운트 옵셋 신호(coset2)를 생성한다.
상기 제 1 카운팅 수단(30), 상기 제 2 카운팅 수단(40) 및 상기 파워 온 리셋 수단(50)은 각각 외부 공급전원(VDD)과 상기 그라운드 전원(VSS)을 공급 받는다. 상술한 것처럼, 상기 제 1 카운팅 수단(30), 상기 제 2 카운팅 수단(40) 및 상기 파워 온 리셋 수단(50)은 각각 카운팅 동작을 수행하는데, 이 때, 상기 외부 공급전원(VDD)과 상기 그라운드 전원(VSS)의 다양한 조합이 각각 내부에 구비되는 카운터의 초기값으로 활용된다. 상기 제 1 카운팅 수단(30)과 상기 제 2 카운팅 수단(40) 및 상기 파워 온 리셋 수단(50)에 구비되는 각각의 카운터들은 각각 기 설정된 옵셋 값에 도달할 때까지 카운팅 동작을 수행한다. 이 때, 상기 제 1 카운팅 수단(30)과 상기 제 2 카운팅 수단(40) 및 상기 파워 온 리셋 수단(50)에 각각 설정되는 옵셋 값은 서로 다를 수 있으며, 각각의 카운터의 출력값이 각각의 옵셋 값에 도달하기까지의 시간에 따라 상기 제 1 카운트 옵셋 신호(coset1), 상기 제 2 카운트 옵셋 신호(coset2) 및 상기 파워 온 리셋 신호(prst) 각각의 인에이블 타이 밍이 결정된다.
상기 클럭(clk)은 일반적으로 반도체 집적 회로의 내부에서 생성되는 클럭으로서, 반도체 집적 회로의 동작이 시작되면 소정 시간 이후에 안정적으로 토글(Toggle)하게 된다. 상기 스위칭 수단(10)은 일반적인 먹스 회로를 이용하여 구현할 수 있으며, 상기 파워 온 리셋 신호(prst)가 인에이블 되기 이전에는 상기 클럭(clk)을 상기 카운트 제어 클럭(clk_cnt)으로서 출력하고, 상기 파워 온 리셋 신호(prst)가 인에이블 되면 상기 그라운드 전원(VSS)을 상기 카운트 제어 클럭(clk_cnt)으로서 출력한다. 이에 따라, 상기 파워 온 리셋 신호(prst)가 인에이블 된 이후에는 상기 카운트 제어 클럭(clk_cnt)을 입력 받는 각 카운터들의 동작이 중지된다.
상기 입력 제어 수단(20)은 상기 파워 온 리셋 신호(prst)의 디스에이블시, 상기 카운트 제어 클럭(clk_cnt)에 응답하여 상기 제 1 초기값 입력 신호(inp1)와 상기 제 2 초기값 입력 신호(inp2)를 생성한다. 이 때, 상기 제 1 초기값 입력 신호(inp1)와 상기 제 2 초기값 입력 신호(inp2)는 서로 반대의 논리 레벨을 갖는 형태로서 구현되며, 각각 상기 카운트 제어 클럭(clk_cnt)의 네 배의 주기로 토글하는 클럭의 형태를 갖는다.
상기 제 1 초기값 입력 신호(inp1)와 상기 제 2 초기값 입력 신호(inp2)는 각각 로우 인에이블(Low Enable) 신호로서 구현된다. 따라서, 상기 제 1 카운팅 수단(30)과 상기 제 2 카운팅 수단(40)은 각각 상기 제 1 초기값 입력 신호(inp1)와 상기 제 2 초기값 입력 신호(inp2)의 인에이블시 초기값을 입력 받게 되며, 상기 제 1 초기값 입력 신호(inp1)와 상기 제 2 초기값 입력 신호(inp2)의 디스에이블시 각각의 카운팅 동작을 수행하게 된다. 상기 제 1 초기값 입력 신호(inp1)와 상기 제 2 초기값 입력 신호(inp2)는 서로 반대의 논리 레벨을 가지므로, 상기 제 1 카운팅 수단(30)과 상기 제 2 카운팅 수단(40)은 교대로 상기 카운트 제어 클럭(clk_cnt)의 두 주기에 해당하는 시간 동안 카운팅 동작을 수행한다.
상기 제 1 카운팅 수단(30) 내부의 카운터는 상기 제 1 초기값 입력 신호(inp1)의 인에이블 구간 동안에는 상기 외부 공급전원(VDD)과 상기 그라운드 전원(VSS)으로부터 초기값을 입력 받으며, 이에 따라 상기 제 1 초기값 입력 신호(inp1)의 첫 디스에이블 구간 안에 기 설정된 옵셋 값을 출력하는 것이 바람직하다. 이처럼, 카운터의 출력 신호가 기 설정된 옵셋 값에 도달하게 되면, 상기 제 1 카운팅 수단(30)의 최종 출력 신호인 상기 제 1 카운트 옵셋 신호(coset1)는 인에이블 되며, 이에 응답하여 카운터의 동작이 중지된다.
상기 제 2 카운팅 수단(40) 내부의 카운터 또한 상기 제 2 초기값 입력 신호(inp2)의 인에이블 구간 동안에는 초기값을 입력 받으며, 이에 따라 상기 제 2 초기값 입력 신호(inp2)의 첫 디스에이블 구간 안에 기 설정된 옵셋 값을 출력하는 것이 바람직하다. 이처럼, 카운터의 출력 신호가 기 설정된 옵셋 값에 도달하게 되면, 상기 제 2 카운팅 수단(40)의 최종 출력 신호인 상기 제 2 카운트 옵셋 신호(coset2)는 인에이블 되며, 이에 응답하여 카운터의 동작이 중지된다.
상기 파워 온 리셋 수단(50) 내부의 카운터는 상기 제 1 카운트 옵셋 신호(coset1)와 상기 제 2 카운트 옵셋 신호(coset2)가 모두 인에이블 되기 이전에, 상기 외부 공급전원(VDD)과 상기 그라운드 전원(VSS)으로부터 초기값을 입력 받는다. 이후, 상기 제 1 카운트 옵셋 신호(coset1)와 상기 제 2 카운트 옵셋 신호(coset2)가 모두 인에이블 되면, 상기 파워 온 리셋 수단(50)은 입력된 초기값으로부터 기 설정된 옵셋 값까지의 카운팅 동작을 수행한다. 그리고, 상기 파워 온 리셋 수단(50) 내의 카운터의 출력 신호가 상기 설정된 옵셋 값에 도달하면 상기 파워 온 리셋 신호(prst)를 인에이블 시킨다. 상기 파워 온 리셋 신호(prst)가 인에이블 되면 상기 카운트 제어 클럭(clk_cnt)의 토글과 상기 입력 제어 수단(20)의 동작 및 상기 파워 온 리셋 수단(50)의 카운팅 동작이 중지된다.
이와 같이, 본 발명의 일 실시예에 따른 파워 온 리셋 회로는, 상기 외부 공급전원(VDD)의 전압 레벨에 따라 상기 파워 온 리셋 신호(prst)를 인에이블 시키는 종래의 아날로그 타입이 아닌, 상기 외부 공급전원(VDD)과 상기 클럭(clk)이 안정화된 후, 카운팅 동작을 수행하여 카운팅 동작에 의해 생성된 신호가 기 설정된 옵셋 값까지 도달한 이후에 상기 파워 온 리셋 신호(prst)를 인에이블 시키는 디지털 타입으로서 구현된다. 따라서, PVT 변화 등에 의해 각 소자들이 오동작함에 따라, 글리치가 발생하여 상기 파워 온 리셋 신호(prst)가 정상적으로 인에이블 되지 않는 위험성이 감소한다. 그리고, 상기 파워 온 리셋 신호(prst)가 안정적으로 생성됨으로써, 반도체 집적 회로의 신뢰도가 향상될 수 있다.
도 2는 도 1에 도시한 입력 제어 수단의 상세 구성도이다.
도시한 바와 같이, 상기 입력 제어 수단(20)은 상기 파워 온 리셋 신호(prst) 및 상기 카운트 제어 클럭(clk_cnt)에 응답하여 2비트의 신호를 생성하는 2비트 카운터(22); 및 상기 2비트 카운터(22)의 출력 신호를 입력 받아 상기 제 1 초기값 입력 신호(inp1)와 상기 제 2 초기값 입력 신호(inp2)를 생성하는 신호 생성부(24);를 포함한다.
상기 2비트 카운터(22)는 상기 파워 온 리셋 신호(prst)의 디스에이블 상태에서만 동작하며, 상기 카운트 제어 클럭(clk_cnt)의 토글 타이밍에 동기하여 카운팅 동작을 수행한다. 상기 2비트 카운터(22)로부터 출력되는 2비트의 출력 신호는 초기에 어떠한 값을 가져도 문제되지 않으며, 상기 카운트 제어 클럭(clk_cnt)에 동기하여 논리값 ‘1’ 단위로 가산 또는 감산 동작을 수행할 수 있다.
상기 신호 생성부(24)는, 상기 2비트 카운터(22)의 2비트의 출력 신호를 입력 받아 상기 제 1 초기값 입력 신호(inp1)를 출력하는 배타적 오어게이트(XOR); 및 상기 2비트 카운터(22)의 2비트의 출력 신호를 입력 받아 상기 제 2 초기값 입력 신호(inp2)를 출력하는 배타적 노어게이트(XNR);를 포함한다.
상기 2비트 카운터(22)의 2비트의 출력 신호의 논리값은 예를 들어 (0, 0), (0, 1), (1, 0), (1, 1)과 같은 순서로 변화하게 되고, 두 신호의 논리값이 서로 같은지 다른지를 판별하는 상기 배타적 오어게이트(XOR)와 상기 배타적 노어게이트(XNR)는 상기 카운트 제어 클럭(clk_cnt)의 2주기만큼의 시간을 단위로 하여, 상기 제 1 초기값 입력 신호(inp1)와 상기 제 2 초기값 입력 신호(inp2)를 교대로 인에이블 시킨다. 이와 같은 동작은 상기 파워 온 리셋 신호(prst)가 인에이블 될 때까지 지속된다.
도 3a는 도 1에 도시한 제 1 카운팅 수단의 구성도이다.
도시한 바와 같이, 상기 제 1 카운팅 수단(30)은, 상기 제 1 초기값 입력 신호(inp1)와 상기 제 1 카운트 옵셋 신호(coset1)를 입력 받아 제 1 제어 신호(ctrl1)를 생성하는 제 1 제어부(32); 상기 제 1 제어 신호(ctrl1)와 상기 제 1 카운트 옵셋 신호(coset1)에 응답하여, 상기 외부 공급전원(VDD)과 상기 그라운드 전원(VSS)에서 제공되는 p비트의 초기값으로부터 카운팅 동작을 수행하여 p비트의 신호를 출력하는 p비트 카운터(34); 및 상기 p비트 카운터의 출력 신호가 기 설정된 옵셋 값에 도달했는지 여부를 판별하여 상기 제 1 카운트 옵셋 신호(coset1)를 생성하는 제 1 옵셋 판별부(36);를 포함한다.
상기 제 1 제어부(32)는 오어게이트(OR1)를 이용하여 구현 가능하다.
상기 p비트 카운터(34)는 상기 제 1 제어 신호(ctrl1)가 로우 레벨(Low Level)일 때 초기값을 입력 받으며, 이후 상기 제 1 제어 신호(ctrl1)가 하이 레벨(High Level)이 되면 카운팅 동작을 수행한다. 상기 p비트 카운터(34)의 초기값은 상기 외부 공급전원(VDD)과 상기 그라운드 전원(VSS)의 조합으로서 구현된다. 이를 위해, 상기 p비트 카운터(34)의 입력 신호의 조합은 출력 신호의 옵셋 값과 마찬가지로 설계자에 의해 미리 설정되어 있어야 한다. 상기 p비트 카운터(34)는 상기 카운트 제어 클럭(clk_cnt)에 동기하여 논리값 ‘1’ 단위로 가산 동작을 수행한다. 이후, 상기 p비트 카운터(34)는 상기 제 1 옵셋 판별부(36)에서 출력된 후 피드백 되는 상기 제 1 카운트 옵셋 신호(coset1)가 하이 레벨로 인에이블 되면 동작을 중지하게 된다.
상기 제 1 옵셋 판별부(36)는 상기 p비트 카운터(34)로부터 출력되는 p비트 의 신호를 입력 받는 앤드게이트(AD1)를 포함한다. 이 때, 상기 앤드게이트(AD)의 신호 입력단은 p개 구비되어야 하며, p개의 입력 단자 중 반전 단자가 포함될 수 있다. 상기 p개의 입력 단자 중 반전 단자는 설계자가 설정하는 옵셋 값에 따라 배치된다.
앞서 언급했던 것과 같이, 상기 제 1 초기값 입력 신호(inp1)는 상기 카운트 제어 클럭(clk_cnt)의 두 주기만큼의 인에이블 구간을 가지며, 이러한 인에이블 구간은 반복적으로 발생한다. 그리고 상기 제 1 카운트 옵셋 신호(coset1)는 상기 제 1 초기값 입력 신호(inp1)의 첫 디스에이블 구간 안에 인에이블 되어야 한다. 이에 따라 상기 p비트 카운터(34)의 출력 신호의 옵셋 값은 상기 p비트 카운터(34)의 입력 신호의 논리값보다 ‘2’만큼 큰 값을 갖는다. 즉, 상기 p비트 카운터(34)는 상기 제 1 초기값 입력 신호(inp1)의 인에이블 구간 동안, 입력 신호에 대한 2번의 가산 동작을 수행하여 상기 옵셋 값을 출력한다. 이후, 상기 제 1 옵셋 판별부(36)는 상기 p비트 카운터(34)의 출력 신호가 옵셋 값에 도달함에 따라, 상기 제 1 카운트 옵셋 신호(coset1)를 인에이블 시키며, 이처럼 인에이블 된 상기 제 1 카운트 옵셋 신호(coset1)에 응답하여 상기 p비트 카운터(34)의 동작이 중지된다.
도 3b는 도 1에 도시한 제 2 카운팅 수단 구성도이다.
도시한 바와 같이, 상기 제 2 카운팅 수단(40)은 상기 제 1 카운팅 수단(30)과 유사한 구성을 갖는다. 즉, 상기 제 2 카운팅 수단(40)은 제 2 제어부(42), j비트 카운터(44) 및 제 2 옵셋 판별부(46)를 포함하며, 상기 제 2 제어부(42)는 제 2 제어 신호(ctrl2)를 생성한다. 여기에서, 상기 제 2 제어부(42)는 오어게이트(OR2) 를 포함하고, 상기 제 2 옵셋 판별부(46)는 앤드게이트(AD2)를 포함하여 구성된다.
상기 제 2 카운팅 수단(40)의 동작은 상기 제 1 카운팅 수단(30)의 동작을 통해 용이하게 이해할 수 있다. 그러나, 상기 j비트 카운터(44)의 입력 신호는 상기 p비트 카운터(34)의 입력 신호와 다른 형태로 조합될 수 있으며, 또한 상기 제 2 옵셋 판별부(46)가 판별하는 옵셋 값 또한 상기 제 1 옵셋 판별부(36)의 옵셋 값과 다른 형태로 구현될 수 있다. 이러한 구성에 의해, 상기 제 2 카운팅 수단(40)은, 상기 j비트 카운터(44)가 상기 제 2 초기값 입력 신호(inp2)의 첫 디스에이블 구간 동안 카운팅 동작을 수행하여 그 출력 신호가 기 설정된 옵셋 값에 도달하면, 상기 제 2 카운트 옵셋 신호(coset2)를 인에이블 시키고, 이에 응답하여 상기 j비트 카운터(44)의 동작이 중지된다.
도 4는 도 1에 도시한 파워 온 리셋 수단의 상세 구성도이다.
도시한 바와 같이, 상기 파워 온 리셋 수단(50)은, 상기 제 1 카운트 옵셋 신호(coset1)와 상기 제 2 카운트 옵셋 신호(coset2)를 입력 받아 제 3 제어 신호(ctrl2)를 생성하는 제 3 제어부(52); 상기 제 3 제어 신호(ctrl3)와 상기 파워 온 리셋 신호(prst)에 응답하여, 상기 외부 공급전원(VDD)과 상기 그라운드 전원(VSS)에서 제공되는 n비트의 초기값으로부터 카운팅 동작을 수행하여 n비트의 신호를 출력하는 n비트 카운터(54); 및 상기 n비트 카운터의 출력 신호가 기 설정된 옵셋 값에 도달했는지 여부를 판별하여 상기 파워 온 리셋 신호(prst)를 생성하는 제 3 옵셋 판별부(56);를 포함한다.
여기에서, 상기 제 3 제어 신호(ctrl3)는 로우 인에이블 신호이며, 상기 제 3 제어부(52)는 앤드게이트(AD3)를 포함한다. 따라서, 상기 제 3 제어 신호(ctrl3)는 상기 제 1 카운트 옵셋 신호(coset1)와 상기 제 2 카운트 옵셋 신호(coset2)가 모두 인에이블 될 때까지만 인에이블 구간을 유지할 수 있다.
상기 n비트 카운터(54)는 상기 제 3 제어 신호(ctrl3)의 인에이블시 상기 외부 공급전원(VDD)과 상기 그라운드 전원(VSS)의 조합으로서 구현되는 초기값을 입력 받을 수 있다. 이후, 순차적으로 하이 레벨로 인에이블 되는 상기 제 1 카운트 옵셋 신호(coset1)와 상기 제 2 카운트 옵셋 신호(coset2)가 모두 인에이블 되면 상기 제 3 제어 신호(ctrl3)가 하이 레벨이 되므로, 상기 n비트 카운터(54)는 카운팅 동작을 시작한다. 상기 n비트 카운터(54)의 입력 신호의 조합은 출력 신호의 옵셋 값과 마찬가지로 설계자에 의해 미리 설정되어 있어야 한다. 상기 n비트 카운터(54)는 상기 카운트 제어 클럭(clk_cnt)에 동기하여 논리값 ‘1’ 단위로 가산 동작을 수행한다.
상기 제 3 옵셋 판별부(56)는 상기 n비트 카운터(54)로부터 출력되는 n비트의 신호를 입력 받는 앤드게이트(AD4)를 포함한다. 이 때, 상기 앤드게이트(AD4)의 신호 입력단은 n개 구비되어야 하며, n개의 입력 단자 중 반전 단자가 포함될 수 있다. 상기 n개의 입력 단자 중 반전 단자는 설계자가 설정하는 옵셋 값에 따라 배치된다. 즉, 상기 n비트 카운터(54)의 출력 신호가 기 설정된 옵셋 값에 도달하면, 상기 제 3 옵셋 판별부(56)는 상기 파워 온 리셋 신호(prst)를 하이 레벨로 인에이블 시키며, 이에 응답하여 상기 n비트 카운터(54)는 카운팅 동작을 중지한다.
이처럼, 상기 파워 온 리셋 신호(prst)는 상기 파워 온 리셋 수단(50)의 상 기 n비트 카운터(54)가 기 설정된 시간만큼 카운팅 동작을 수행한 이후에 인에이블 된다. 상기 파워 온 리셋 신호(prst)가 인에이블 되면, 상기 스위칭 수단(10)으로부터 출력되는 상기 카운트 제어 클럭(clk_cnt)은 상기 그라운드 전원(VSS)과 같은 형태가 되고, 상기 입력 제어 수단(20)의 동작은 중지된다. 즉, 상기 파워 온 리셋 회로 전체의 동작이 완료된다.
도 5는 본 발명의 파워 온 리셋 회로의 동작을 설명하기 위한 타이밍도이다.
도면에는 상기 클럭(clk)과 상기 제 1 초기값 입력 신호(inp1) 및 상기 제 2 초기값 입력 신호(inp2)가 도시되어 있다. 도시된 것처럼, 상기 제 1 초기값 입력 신호(inp1)와 상기 제 2 초기값 입력 신호(inp2)는 서로 반대의 위상을 갖는다.
상술한 것처럼, 상기 제 1 카운팅 수단(30)은 상기 제 1 초기값 입력 신호(inp1)의 첫 디스에이블 구간에 상기 제 1 카운트 옵셋 신호(coset1)를 인에이블 시킨다. 이에 따라, 상기 제 1 카운트 옵셋 신호(coset1)는 상기 제 1 초기값 입력 신호(inp1)의 첫 디스에이블 구간이 끝나는 시점에 인에이블 되는 파형을 보인다. 상기 제 2 카운팅 수단(40) 또한 상기 제 2 초기값 입력 신호(inp2)의 첫 디스에이블 구간에 상기 제 2 카운트 옵셋 신호(coset2)를 인에이블 시키므로, 상기 제 2 카운트 옵셋 신호(coset2)는 상기 제 2 초기값 입력 신호(inp2)의 첫 디스에이블 구간이 끝나는 시점에 인에이블 되는 파형을 보인다.
상기 제 3 제어 신호(ctrl3)는 상기 제 1 카운트 옵셋 신호(coset1)와 상기 제 2 카운트 옵셋 신호(coset2)를 앤드 연산하여 생성한 신호이므로, 여기에서는 상기 제 2 카운트 옵셋 신호(coset2)의 인에이블 타이밍에 동기하여 인에이블 된 다. 상기 제 3 제어 신호(ctrl3)가 인에이블 되면, 상기 파워 온 리셋 수단(50)의 상기 n비트 카운터(54)의 카운팅 동작이 시작되고, 상기 n비트 카운터(54)의 출력 신호가 기 설정된 옵셋 값에 도달하면 상기 파워 온 리셋 신호(prst)가 인에이블 된다. 상기 파워 온 리셋 신호(prst)가 인에이블 되면 상기 제 1 초기값 입력 신호(inp1)와 상기 제 2 초기값 입력 신호(inp2)는 더 이상 토글하지 않게 되며, 상기 카운트 제어 클럭(clk_cnt)의 전위 레벨은 상기 그라운드 전원(VSS)의 레벨로 천이하게 된다.
상술한 바와 같이, 본 발명의 파워 온 리셋 회로는 반도체 집적 회로의 초기 동작을 안정적으로 지원함으로 인해 반도체 집적 회로의 신뢰도를 향상시킨다. 즉, 초기 동작시 전원과 클럭이 안정화되면 기 설정된 옵셋 값까지 카운팅 동작을 수행하고, 그에 따라 파워 온 리셋 신호를 인에이블 시키는 디지털 타입으로 구현됨으로써, 아날로그 타입의 파워 온 리셋 회로가 취약할 수 밖에 없었던 PVT 변화 등에 의한 오동작에, 보다 둔감하게 반응할 수 있다. 따라서, 파워 온 리셋 신호가 보다 안정적으로 생성될 수 있고, 반도체 집적 회로의 초기 동작시의 오동작은 감소하게 된다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 본 발명의 일 실시예에 따른 파워 온 리셋 회로의 구성을 나타낸 블록도,
도 2는 도 1에 도시한 입력 제어 수단의 상세 구성도,
도 3a는 도 1에 도시한 제 1 카운팅 수단의 구성도,
도 3b는 도 1에 도시한 제 2 카운팅 수단 구성도,
도 4는 도 1에 도시한 파워 온 리셋 수단의 상세 구성도,
도 5는 본 발명의 파워 온 리셋 회로의 동작을 설명하기 위한 타이밍도이다.
<도면의 주요 부분에 대한 부호 설명>
10 : 스위칭 수단 20 : 입력 제어 수단
30 : 제 1 카운팅 수단 40 : 제 2 카운팅 수단
50 : 파워 온 리셋 수단

Claims (23)

  1. 파워 온 리셋 신호와 클럭에 응답하여 초기값 입력 신호를 생성하는 입력 제어 수단;
    상기 초기값 입력 신호에 응답하여 카운팅 동작을 수행하여 카운트 옵셋 신호를 생성하는 카운팅 수단; 및
    상기 카운트 옵셋 신호에 응답하여 카운팅 동작을 수행하여 상기 파워 온 리셋 신호를 생성하는 파워 온 리셋 수단;
    을 포함하는 것을 특징으로 하는 파워 온 리셋 회로.
  2. 제 1 항에 있어서,
    상기 파워 온 리셋 신호는 반도체 집적 회로의 각 회로 영역의 동작을 초기화시키는 신호인 것을 특징으로 하는 파워 온 리셋 회로.
  3. 제 1 항에 있어서,
    클럭과 그라운드 전원을 입력 받아 상기 파워 온 리셋 신호가 인에이블 되기 이전에는 상기 클럭을 카운트 제어 클럭으로서 출력하고, 상기 파워 온 리셋 신호가 인에이블 되면 상기 그라운드 전원을 상기 카운트 제어 클럭으로서 출력하는 스위칭 수단을 추가로 포함하는 것을 특징으로 하는 파워 온 리셋 회로.
  4. 제 3 항에 있어서,
    상기 초기값 입력 신호는 제 1 초기값 입력 신호와 제 2 초기값 입력 신호를 포함하며,
    상기 입력 제어 수단은, 상기 파워 온 리셋 신호의 디스에이블시 상기 카운트 제어 클럭에 응답하여 서로 반대의 논리 레벨을 갖고 토글하는 상기 제 1 초기값 입력 신호와 상기 제 2 초기값 입력 신호를 생성하는 것을 특징으로 하는 파워 온 리셋 회로.
  5. 제 4 항에 있어서,
    상기 입력 제어 수단은,
    상기 파워 온 리셋 신호 및 상기 카운트 제어 클럭에 응답하여 2비트의 신호를 생성하는 2비트 카운터; 및
    상기 2비트 카운터의 출력 신호를 입력 받아 상기 제 1 초기값 입력 신호와 상기 제 2 초기값 입력 신호를 생성하는 신호 생성부;
    를 포함하는 것을 특징으로 하는 파워 온 리셋 회로.
  6. 제 3 항에 있어서,
    상기 카운트 옵셋 신호는 제 1 카운트 옵셋 신호와 제 2 카운트 옵셋 신호를 포함하며,
    상기 카운팅 수단은,
    상기 제 1 초기값 입력 신호와 상기 카운트 제어 클럭에 응답하여 카운팅 동작을 수행하여 상기 제 1 카운트 옵셋 신호를 생성하는 제 1 카운팅 수단; 및
    상기 제 2 초기값 입력 신호와 상기 카운트 제어 클럭에 응답하여 카운팅 동작을 수행하여 상기 제 2 카운트 옵셋 신호를 생성하는 제 2 카운팅 수단;
    을 포함하는 것을 특징으로 하는 파워 온 리셋 회로.
  7. 제 6 항에 있어서,
    상기 제 1 카운팅 수단은, 상기 제 1 초기값 입력 신호가 인에이블 되면 외부 공급전원과 그라운드 전원의 조합에 의해 제공되는 초기값을 입력 받고, 상기 제 1 초기값 입력 신호가 디스에이블 되면 기 설정된 옵셋 값까지의 카운팅 동작을 수행하여 상기 제 1 카운트 옵셋 신호를 생성하는 것을 특징으로 하는 파워 온 리셋 회로.
  8. 제 7 항에 있어서,
    상기 제 1 카운팅 수단은,
    상기 제 1 초기값 입력 신호와 상기 제 1 카운트 옵셋 신호를 입력 받아 제어 신호를 생성하는 제어부;
    상기 제어 신호와 상기 제 1 카운트 옵셋 신호에 응답하여, 상기 초기값으로부터 카운팅 동작을 수행하여 복수 비트의 신호를 출력하는 카운터; 및
    상기 카운터의 출력 신호가 기 설정된 옵셋 값에 도달했는지 여부를 판별하 여 상기 제 1 카운트 옵셋 신호를 생성하는 옵셋 판별부;
    를 포함하는 것을 특징으로 하는 파워 온 리셋 회로.
  9. 제 6 항에 있어서,
    상기 제 2 카운팅 수단은, 상기 제 2 초기값 입력 신호가 인에이블 되면 외부 공급전원과 그라운드 전원의 조합에 의해 제공되는 초기값을 입력 받고, 상기 제 2 초기값 입력 신호가 디스에이블 되면 기 설정된 옵셋 값까지의 카운팅 동작을 수행하여 상기 제 2 카운트 옵셋 신호를 생성하는 것을 특징으로 하는 파워 온 리셋 회로.
  10. 제 9 항에 있어서,
    상기 제 2 카운팅 수단은,
    상기 제 2 초기값 입력 신호와 상기 제 2 카운트 옵셋 신호를 입력 받아 제어 신호를 생성하는 제어부;
    상기 제어 신호와 상기 제 2 카운트 옵셋 신호에 응답하여, 상기 초기값으로부터 카운팅 동작을 수행하여 복수 비트의 신호를 출력하는 카운터; 및
    상기 카운터의 출력 신호가 기 설정된 옵셋 값에 도달했는지 여부를 판별하여 상기 제 2 카운트 옵셋 신호를 생성하는 옵셋 판별부;
    를 포함하는 것을 특징으로 하는 파워 온 리셋 회로.
  11. 제 6 항에 있어서,
    상기 파워 온 리셋 수단은, 상기 제 1 카운트 옵셋 신호와 상기 제 2 카운트 옵셋 신호 중 어느 하나라도 디스에이블 된 상태에서, 외부 공급전원과 그라운드 전원의 조합에 의해 제공되는 초기값을 입력 받고, 상기 제 1 카운트 옵셋 신호와 상기 제 2 카운트 옵셋 신호가 모두 인에이블 되면, 상기 초기값으로부터 기 설정된 옵셋 값까지의 카운팅 동작을 수행하여 상기 파워 온 리셋 신호를 생성하는 것을 특징으로 하는 파워 온 리셋 회로.
  12. 제 11 항에 있어서,
    상기 파워 온 리셋 수단은,
    상기 제 1 카운트 옵셋 신호와 상기 제 2 카운트 옵셋 신호를 입력 받아 제어 신호를 생성하는 제어부;
    상기 제어 신호와 상기 파워 온 리셋 신호에 응답하여, 상기 초기값으로부터 카운팅 동작을 수행하여 복수 비트의 신호를 출력하는 카운터; 및
    상기 카운터의 출력 신호가 기 설정된 옵셋 값에 도달했는지 여부를 판별하여 상기 파워 온 리셋 신호를 생성하는 옵셋 판별부;
    를 포함하는 것을 특징으로 하는 파워 온 리셋 회로.
  13. 제 1 초기값 입력 신호에 응답하여 기 설정된 옵셋 값까지의 카운팅 동작을 수행하여 제 1 카운트 옵셋 신호를 생성하는 제 1 카운팅 수단;
    제 2 초기값 입력 신호에 응답하여 기 설정된 옵셋 값까지의 카운팅 동작을 수행하여 제 2 카운트 옵셋 신호를 생성하는 제 2 카운팅 수단;
    상기 제 1 카운팅 옵셋 신호와 상기 제 2 카운팅 옵셋 신호가 모두 인에이블 되면, 기 설정된 옵셋 값까지의 카운팅 동작을 수행하여 파워 온 리셋 신호를 생성하는 파워 온 리셋 수단; 및
    상기 파워 온 리셋 신호에 응답하여 상기 제 1 초기값 입력 신호와 상기 제 2 초기값 입력 신호를 교대로 인에이블 시키는 입력 제어 수단;
    을 포함하는 것을 특징으로 하는 파워 온 리셋 회로.
  14. 제 13 항에 있어서,
    상기 파워 온 리셋 신호는 반도체 집적 회로의 각 회로 영역의 동작을 초기화시키는 신호인 것을 특징으로 하는 파워 온 리셋 회로.
  15. 제 13 항에 있어서,
    상기 제 1 카운팅 수단은, 상기 제 1 초기값 입력 신호가 인에이블 되면 외부 공급전원과 그라운드 전원의 조합에 의해 제공되는 초기값을 입력 받고, 상기 제 1 초기값 입력 신호가 디스에이블 되면 기 설정된 옵셋 값까지의 카운팅 동작을 수행하여 상기 제 1 카운트 옵셋 신호를 생성하는 것을 특징으로 하는 파워 온 리셋 회로.
  16. 제 15 항에 있어서,
    상기 제 1 카운팅 수단은,
    상기 제 1 초기값 입력 신호와 상기 제 1 카운트 옵셋 신호를 입력 받아 제어 신호를 생성하는 제어부;
    상기 제어 신호와 상기 제 1 카운트 옵셋 신호에 응답하여, 상기 초기값으로부터 카운팅 동작을 수행하여 복수 비트의 신호를 출력하는 카운터; 및
    상기 카운터의 출력 신호가 기 설정된 옵셋 값에 도달했는지 여부를 판별하여 상기 제 1 카운트 옵셋 신호를 생성하는 옵셋 판별부;
    를 포함하는 것을 특징으로 하는 파워 온 리셋 회로.
  17. 제 13 항에 있어서,
    상기 제 2 카운팅 수단은, 상기 제 2 초기값 입력 신호가 인에이블 되면 외부 공급전원과 그라운드 전원의 조합에 의해 제공되는 초기값을 입력 받고, 상기 제 2 초기값 입력 신호가 디스에이블 되면 기 설정된 옵셋 값까지의 카운팅 동작을 수행하여 상기 제 2 카운트 옵셋 신호를 생성하는 것을 특징으로 하는 파워 온 리셋 회로.
  18. 제 17 항에 있어서,
    상기 제 2 카운팅 수단은,
    상기 제 2 초기값 입력 신호와 상기 제 2 카운트 옵셋 신호를 입력 받아 제 어 신호를 생성하는 제어부;
    상기 제어 신호와 상기 제 2 카운트 옵셋 신호에 응답하여, 상기 초기값으로부터 카운팅 동작을 수행하여 복수 비트의 신호를 출력하는 카운터; 및
    상기 카운터의 출력 신호가 기 설정된 옵셋 값에 도달했는지 여부를 판별하여 상기 제 2 카운트 옵셋 신호를 생성하는 옵셋 판별부;
    를 포함하는 것을 특징으로 하는 파워 온 리셋 회로.
  19. 제 13 항에 있어서,
    상기 파워 온 리셋 수단은, 상기 제 1 카운트 옵셋 신호와 상기 제 2 카운트 옵셋 신호 중 어느 하나라도 디스에이블 된 상태에서, 외부 공급전원과 그라운드 전원의 조합에 의해 제공되는 초기값을 입력 받고, 상기 제 1 카운트 옵셋 신호와 상기 제 2 카운트 옵셋 신호가 모두 인에이블 되면, 상기 초기값으로부터 기 설정된 옵셋 값까지의 카운팅 동작을 수행하여 상기 파워 온 리셋 신호를 생성하는 것을 특징으로 하는 파워 온 리셋 회로.
  20. 제 19 항에 있어서,
    상기 파워 온 리셋 수단은,
    상기 제 1 카운트 옵셋 신호와 상기 제 2 카운트 옵셋 신호를 입력 받아 제어 신호를 생성하는 제어부;
    상기 제어 신호와 상기 파워 온 리셋 신호에 응답하여, 상기 초기값으로부터 카운팅 동작을 수행하여 복수 비트의 신호를 출력하는 카운터; 및
    상기 카운터의 출력 신호가 기 설정된 옵셋 값에 도달했는지 여부를 판별하여 상기 파워 온 리셋 신호를 생성하는 옵셋 판별부;
    를 포함하는 것을 특징으로 하는 파워 온 리셋 회로.
  21. 제 13 항에 있어서,
    클럭과 그라운드 전원을 입력 받아 상기 파워 온 리셋 신호가 인에이블 되기 이전에는 상기 클럭을 카운트 제어 클럭으로서 출력하고, 상기 파워 온 리셋 신호가 인에이블 되면 상기 그라운드 전원을 상기 카운트 제어 클럭으로서 출력하여, 상기 제 1 카운팅 수단, 상기 제 2 카운팅 수단, 상기 파워 온 리셋 수단 및 상기 입력 제어 수단에 제공하는 스위칭 수단을 추가로 포함하는 것을 특징으로 하는 파워 온 리셋 회로.
  22. 제 21 항에 있어서,
    상기 입력 제어 수단은, 상기 파워 온 리셋 신호의 디스에이블시 상기 카운트 제어 클럭에 응답하여 상기 제 1 초기값 입력 신호와 상기 제 2 초기값 입력 신호를 생성하는 것을 특징으로 하는 파워 온 리셋 회로.
  23. 제 22 항에 있어서,
    상기 입력 제어 수단은,
    상기 파워 온 리셋 신호 및 상기 카운트 제어 클럭에 응답하여 2비트의 신호를 생성하는 2비트 카운터; 및
    상기 2비트 카운터의 출력 신호를 입력 받아 상기 제 1 초기값 입력 신호와 상기 제 2 초기값 입력 신호를 생성하는 신호 생성부;
    를 포함하는 것을 특징으로 하는 파워 온 리셋 회로.
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