KR20050101842A - 전원전압 레벨 디텍터 및 그를 포함하는 파워 온 리셋 회로 - Google Patents

전원전압 레벨 디텍터 및 그를 포함하는 파워 온 리셋 회로 Download PDF

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KR20050101842A
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Abstract

본 발명은 전원전압 레벨 디텍터 및 그를 포함하는 파워 온 리셋 회로에 관한 것으로서, 보다 상세하게는 다양한 감지레벨을 설정하여 사용자가 원하는 다양한 레벨에서 전원전압 레벨 감지를 할 수 있도록 함으로써, 다양한 동작전압 및 주파수범위에서 적용이 가능하고 전류소모를 최소화하는 기술을 개시한다.
이를 위해, 본 발명은 감지레벨 조정을 위한 레벨 선택 데이터를 저장하는 메모리와, 상기 레벨 선택 데이터를 이용하여 상기 감지레벨을 조정하고, 상기 감지레벨과 전원전압을 비교하여 감지신호를 출력하는 전원전압 레벨 디텍터와, 상기 감지신호에 의해 리셋되고 상기 메모리를 제어하기 위한 제어신호 및 오버플로우신호를 출력하는 카운터와, 상기 오버플로우신호에 의해 제어되어 상기 메모리의 레벨 선택 데이터를 이용한 레벨선택신호를 상기 전원전압 레벨 디텍터로 전달하는 데이터 전달부와, 상기 감지신호에 의해 제어되어 상기 오버플로우신호를 리셋신호로써 출력하는 전달부를 포함하여 구성된다.

Description

전원전압 레벨 디텍터 및 그를 포함하는 파워 온 리셋 회로{Power voltage level detecter and Power on reset circuit having it}
본 발명은 전원전압 레벨 디텍터 및 그를 포함하는 파워 온 리셋 회로에 관한 것으로서, 보다 상세하게는 다양한 감지레벨을 설정하여 사용자가 원하는 다양한 레벨에서 전원전압 레벨 감지를 할 수 있도록 함으로써, 다양한 동작전압 및 주파수범위에서 적용이 가능하고 전류소모를 최소화하는 기술이다.
일반적으로, 디바이스 또는 마이크로 컨트롤러 유닛(MCU)은 전원(power)이 공급되기 전에 칩안의 레지스터들을 플로팅(floating) 시킨다. 이러한 플로팅 상태에서 칩에 전원이 공급되면 칩안의 레지스터가 원하지 않은 상태로 셋팅(setting)되어 칩이 오동작하는 경우가 있다. 또한, 전원이 일정전압 이하로 떨어지면 칩 내부의 매크로 블록(macro block)이 불안정하게 되어 칩이 오동작하기도 한다. 이를 해결하기 위해 칩에 파워 온 리셋(power on reset) 회로를 구비한다.
즉, 파워 온 리셋 회로는 디바이스의 외부에 별도의 리셋회로를 구비하지 않고 자체적으로 리셋신호를 생성함으로써 초기에 전원이 램프업(ramp up)되거나 다운(down)되어 칩이 불안정해지는 것을 방지한다.
파워 온 리셋 회로는 상기와 같이 전원전압 레벨을 감지하기 위해 전원전압 레벨 디텍터를 구비하는데, 종래의 전원전압 레벨 디텍터는 일정 레벨의 하나의 감지레벨을 설정해두고 동작전압이 감지레벨 이하로 하강하는지를 감지한다.
이때, 전원전압 레벨 디텍터가 감지레벨을 동작전압의 최소 한계치 레벨보다 높게 설정하면 파워 온 리셋 동작시에 파워 온 리셋 동작전압 레벨 이하에서는 구동되지 않는 문제점이 있다. 따라서, 전원전압 레벨 디텍터는 감지레벨을 동작전압의 최소 한계치 레벨보다 낮게 설정하여, 동작전압이 그 감지레벨 이하로 떨어지는지를 감지한다.
그러나, 전원전압 레벨 디텍터가 감지레벨을 동작전압의 최소 한계치 레벨보다 높게 설정하면, 동작전압과 감지레벨의 레벨 격차가 너무 커서 그로 인해 칩의 오동작을 유발하는 문제점이 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은, 복수개의 감지레벨을 설정해두어 다양한 전압 및 주파수 범위에서 적용이 가능한 전원전압 레벨 감지장치를 제공하는데 있다.
본 발명의 다른 목적은 복수개의 감지레벨을 설정해두어 다양한 전압 및 주파수 범위에서 적용이 가능하고 전류소모를 감소시킬 수 있는 파워 온 리셋회로를 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명의 전원전압 레벨 디텍터를 포함하는 파워 온 리셋회로는, 감지레벨 조정을 위한 레벨 선택 데이터를 저장하는 메모리와, 상기 레벨 선택 데이터를 이용하여 상기 감지레벨을 조정하고, 상기 감지레벨과 전원전압을 비교하여 감지신호를 출력하는 전원전압 레벨 디텍터와, 상기 감지신호에 의해 리셋되고 상기 메모리를 제어하기 위한 제어신호 및 오버플로우신호를 출력하는 카운터와, 상기 오버플로우신호에 의해 제어되어 상기 메모리의 레벨 선택 데이터를 이용한 레벨선택신호를 상기 전원전압 레벨 디텍터로 전달하는 데이터 전달부와, 상기 감지신호에 의해 제어되어 상기 오버플로우신호를 리셋신호로써 출력하는 전달부를 포함하여 구성됨을 특징으로 한다.
또한, 본 발명의 전원전압 레벨 디텍터는, 전원전압을 이용하여 비교전압 및 기준전압을 생성하는 저전류 비교전압 생성부와, 레벨선택신호에 의해 상기 비교전압의 레벨을 조정하는 감지레벨 조정부와, 상기 감지레벨 조정부로부터 출력되는 상기 비교전압과 상기 기준전압을 비교하여 상기 감지신호를 출력하는 비교부를 포함하여, 복수개의 상기 감지레벨에 따라 상기 전원전압의 레벨변화를 감지하는 것을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 1은 본 발명의 실시예에 따른 파워 온 리셋 회로의 구성도이다.
파워 온 리셋 회로는 카운터(10), 메모리(20), 데이터 전달부(30), 전원전압 레벨 디텍터(40), 노이즈 제거부(50), 및 앤드게이트 AND1, AND2를 구비한다.
앤드게이트 AND1는 오실레이션 클럭신호 OSC_CLK 및 파워 온 리셋회로의 최종출력인 리셋바신호 RESETB를 수신하여 논리연산한다. 즉, 앤드게이트 AND1는 리셋바신호 RESETB가 로우레벨인 동안 오실레이션 클럭신호 OSC_CLK를 카운터(10)로 전달한다.
카운터(10)는 전원전압 레벨 디텍터(40)의 출력을 리셋으로 입력받고, 앤드게이트 AND1의 출력을 클럭으로 입력받아, 메모리(20)의 레벨 선택 데이터의 출력을 제어하는 제어신호 CFG_RD 및 카운팅 증가되어 오버플로우가 되면 오버플로우신호 OVER를 발생시킨다. 카운터(10)는 전원전압 레벨 디텍터(40)의 출력에 의해 리셋되기 전까지 오버플로우값을 유지한다.
메모리(20)는 레벨 선텍 데이터 저장부(21) 및 래치부(22)로 구성되어, 구성 영역에 필요한 옵션 및 감지레벨에 해당하는 데이터를 사용자에 의해 미리 저장된다.
레벨 선텍 데이터 저장부(21)는 제어신호 CFG_RD가 하이레벨인 구간동안 레벨 선택 데이터를 래치부(22)로 전달한다. 래치부(22)는 레벨 선택 데이터를 임시 저장하고, 선택신호 SEL<m:0>를 출력한다.
데이터 전달부(30)는 복수개의 앤드게이트 AND3, AND4, AND5를 구비하여 카운터(10)로부터 출력되는 오버플로우신호 OVER에 의해 인에이블되어 선택신호 SEL<m:0>를 이용하여 레벨선택신호 LEVEL<m:0>를 출력한다. 데이터 전달부(30)는 오버플로우신호 OVER가 로우레벨이면 레벨선택신호 LEVEL<m:0>를 모두 로우레벨로 출력하고, 오버플로우신호 OVER가 하이레벨이면 선택신호 SEL<m:0>를 레벨선택신호 LEVEL<m:0>로 출력한다.
전원전압 레벨 디텍터(40)는 레벨선택신호 LEVEL<m:0>에 따라 감지레벨을 설정하고, 그 감지레벨을 이용하여 동작전압의 레벨을 감지하여, 동작전압이 감지레벨보다 낮으면 하이레벨의 감지신호 DET를 출력하고 동작전압이 감지레벨보다 높으면 로우레벨의 감지신호 DET를 출력한다.
앤드게이트 AND2는 감지신호 DET 및 오버플로우신호 OVER를 수신하여 논리연산을 수행하여 그 결과를 노이즈 제거부(50)로 전달한다.
노이즈 제거부(50)는 앤드게이트 AND2의 출력신호 RSTB를 수신하여 설정된 구간만큼 노이즈를 제거시켜 리셋바신호 RESETB를 출력한다.
도 2는 도 1의 전원전압 레벨 디텍터(40)의 세부 구성도이다.
전원전압 레벨 디텍터(40)의 저전류 비교전압 생성부(100), 감지레벨 조정부(200), 및 비교부(300)를 구비한다.
저전류 비교전압 생성부(100)는 전원전압을 이용하여 비교전압 VCMP과 기준전압 VREF을 생성하여 출력한다.
이를 위해, 저전류 비교전압 생성부(100)는 피모스 트랜지스터 P1 내지 P3, 엔모스 트랜지스터 N1 내지 N3, 및 저항 R1을 구비한다.
전원전압과 접지전압 사이에 피모스 트랜지스터 P1와 엔모스 트랜지스터 N1가 직렬연결되고, 피모스 트랜지스터 P2, 저항 R1, 및 엔모스 트랜지스터 N2가 직렬연결되고, 피모스 트랜지스터 P3와 엔모스 트랜지스터 N3가 직렬연결된다.
피모스 트랜지스터 P1, P2는 전류 미러의 구조를 가지고 노드 NO1에 그 게이트가 연결되고, 피모스 트랜지스터 P3의 게이트는 그 드레인에 연결되며, 엔모스 트랜지스터 N1는 그 게이트가 노드 NO2에 연결되고, 엔모스 트랜지스터 N2, N3는 게이트가 노드 NO3에 연결된다. 노드 NO3의 전위는 게이트와 소스간의 전압차와 동일하고, 엔모스 트랜지스터 N2의 게이트와 소스간의 전압은 엔모스 트랜지스터 N1의 게이트와 소스간의 전압과 저항 R1에 걸리는 전압의 합과 같게 된다. 피모스 트랜지스터 P3와 엔모스 트랜지스터 N3의 공통노드를 통해 비교전압 VCMP이 출력되고, 노드 NO3를 통해 기준전압 VREF이 출력된다.
감지레벨 조정부(200)는 레벨선택신호 LEVEL0 내지 LEVELm에 의해 제어되어 비교전압 VCMP의 레벨을 조정하여 출력한다.
이를 위해, 감지레벨 조정부(200)는 비교전압 VCMP과 접지전압 사이에 직렬연결되는 엔모스 트랜지스터 NS1 및 NL1, NSm 및 NLm,‥ NSm및 NLm를 각각 병렬로 연결하여 구비한다. 여기서, 엔모스 트랜지스터 NL1 내지 NLm는 기준전압 VREF에 의해 제어되고, 엔모스 트랜지스터 NS1 내지 NSm는 외부로부터 입력되는 레벨선택신호 LEVEL0 내지 LEVELm에 의해 각각 제어된다.
비교부(300)는 감지레벨 조정부(200)로부터 출력되는 비교전압 VCMP 및 기준전압 VREF을 비교하여 감지신호 DET를 출력한다. 즉, 비교부(300)는 비교전압 VCMP이 기준전압 VERF보다 낮으면 하이레벨의 감지신호 DET를 출력하고, 비교전압 VCMP이 기준전압 VREF보다 높으면 로우레벨의 감지신호 DET를 출력한다.
이를 위해, 비교부(300)는 피모스 트랜지스터 P4 내지 P8 및 엔모스 트랜지스터 N4 내지 N7를 구비하여, 전류미러(current mirror) 형태의 오피엠프(OP-AMP)를 구성한다.
피모스 트랜지스터 P4는 피모스 트랜지스터 P1와 동일 게이트상에 있으며, 피모스 트랜지스터 P1, P2의 사이즈보다 1/N 비율로 설계된다. 따라서, 피모스 트랜지스터 P4를 통해 흐르는 전류는 전류(I4)는 피모스 트랜지스터 P1, P2)를 통해 흐르는 전류(I1, I2)의 1/N 비율로 흐른다.
피모스 트랜지스터 P7, P8는 비교전압 VCMP 및 기준전압 VREF를 게이트로 입력받아 비교전압 VCMP 및 기준전압 VREF의 레벨차이에 따라 각각 구동된다.
엔모스 트랜지스터 N4, N5 및 N6, N7은 각각 전류미러 형태로 구성되고 피모스 트랜지스터 P6 및 엔모스 트랜지스터 N7의 공통노드를 통해 감지신호 DET를 출력한다.
이하, 상기와 같은 전원전압 레벨 디텍터(40)의 전원전압 레벨을 디텍터 하는 방법을 구체적으로 설명하기로 한다.
첫째, 저전류 비교전압 생성부(100)가 기준전압 VREF을 출력하는 방법을 설명하고자 한다.
피모스 트랜지스터 P1를 통해 흐르는 전류 I1는 포화(saturation)영역에서의 트랜지스터 특성에 따른 식 을 이용하면 아래와 같다. 단, I는 전류, VGS는 트랜지스터의 게이트와 소스간의 전압, Vt는 문턱전압이고, K는 상수로서, 이다. 여기서, COX 는 산화용량(oxide capacitance)이고, 은 전자유동성(electron mobility)이고, W는 트랜지스터 채널의 너비(Width)이며, L은 트랜지스터 채널의 길이(Length)를 나타낸다.
이와같은 방식으로 저항 R1을 통해 흐르는 전류 I2를 나타내면
이고, 전류 I2를 옴의 법칙(I=V/R)을 이용하여 정리하면 아래와 같다.
여기서, KP1, KN1, KN2는 상수값이고, VGSP1는 피모스 트랜지스터 P1의 게이트와 소스간의 전압값이고, VGSN1는 엔모스 트랜지스터 N1의 게이트와 소스간의 전압값이며, VGSN2는 엔모스 트랜지스터 N2의 게이트와 소스간의 전압값이다. 또한, VtN1은 엔모스 트랜지스터 N1의 문턱전압이고, VtN2는 엔모스 트랜지스터 N2의 문턱전압이고, VtP1은 피모스 트랜지스터 P1의 문턱전압이다.
상술한 와 식으로부터 각각와 이 성립된다.
한편, 저항 R1에 걸리는 전압 VR1은 이므로, 상술한 ,을 적용하면, 이 된다.
이때, 피모스 트랜지스터 P1, P2의 게이트에 인가되는 전압이 동일하고, 피모스 트랜지스터 P1, P2의 사이즈를 동일하게 구현하면, 전류 I1, I2가 동일한 값을 갖는다. 즉, 가 된다.
따라서, 가 된다.
이때, 로부터 이 되고, VGSN2는 기준전압 VREF과 동일하므로, 가 성립된다. 따라서, 기준전압 VREF은 전원전압과 무관하게 일정한 값을 갖게 된다.
즉, , 이 식에서 (VtN2 - VtN1)는 공정 및 온도변화에 따라 변할 수 있는 Vt의 변화에 대한 Vt의 증감분이 서로 감소되는 것을 의미하는 것으로서, (VtN2 - VtN1)는 VR1 값의 변화에 거의 영향을 미치지 않는다. 즉, VR1 은 공정 및 온도변화에 따라 잘 변하지 않는 특성을 갖는다.
또한, VGSN1, VGSN2를 결정하는 전류 I1, I2가 일정한 값을 가지므로, I1/KN1, I1/KN2 값이 일정한 값을 갖게 되고, 공정 및 온도변화에 따른 Vt 의 변화가 VGSN1, VGSN2에 미치는 영향이 작아 VGSN1, VGSN2는 거의 안정된 값을 갖게된다.
둘째, 저전류 비교전압 생성부(100)가 비교전압 VCMP을 출력하는 방법을 설명하고자 한다.
엔모스 트랜지스터 N3를 통해 흐르는 전류 I3는 아래와 같다.
이며, I3는 I 와 마찬가지로 공정 및 온도변화에 거의 일정한 값을 갖는다.
이며, 이다.
여기서, VGSP3는 에 의해 거의 결정되므로, VtP3의 공정 및 온도변화에 따른 문턱전압 Vt의 변화가 VGSP3에 미치는 영향이 작아 VGSP3는 안정된 값을 갖는다.
따라서, 출력되는 비교전압 VCMP= VDD - VGSP3로써, 비교전압 VCMP는 공정과 온도변화에 대해 거의 무관하게 전원전압 VDD의 변화에 의해서만 변한다.
셋째, 감지레벨 조정부(200)는 스위치 역할을 하는 엔모스 트랜지스터 NS1 내지 NSm, NL1 내지 NSm로 구성된다.
엔모스 트랜지스터 NS1 내지 NSm, NL1 내지 NSm는 엔모스 트랜지스터 N3의 사이즈보다 크게 구현되며, 각각 다른 사이즈로 구현되어 레벨선택신호 LEVEL<m:0>에 따라 엔모스 트랜지스터 N3과 병렬연결되어 비교전압 VCMP의 직류 DC 레벨을 엔모스 트랜지스터 N3만 구동했을 때보다 낮은 레벨로 조정한다.
예를 들어, 감지레벨 조정부(200)는 레벨선택신호 LEVEL<m:0>가 모두 로우레벨이면 엔모스 트랜지스터 NS1 내지 NSm가 모두 턴오프되어 가장 높은 비교전압 VCMP를 출력하고, 레벨선택신호 LEVEL<m:0>가 모두 하이레벨이면 엔모스 트랜지스터 NS1 내지 NSm가 모두 턴온되어 가장 낮은 비교전압 VCMP를 출력한다. 이때, 감지레벨의 설정은 기준전압 VREF에 의해 제어되는 엔모스 트랜지스터 NL1 내지 NLm의 사이즈를 조절함으로써 가능하다.
넷째, 전류 비교부(300)는 비교전압 VCMP와 기준전압 VREF을 비교하여 비교전압 VCMP이 기준전압 VREF보다 낮아지면 하이레벨의 감지신호 DET를 출력한다.
이하, 도 3을 참조하여 파워 온 리셋 회로의 동작을 설명한다.
파워 온 리셋 회로의 동작은 첫째, 전원전압이 최소한의 전압레벨에서 감지레벨 중 가장 낮은 감지레벨 전압까지의 구간인 단계와, 둘째, 전원전압이 감지레벨 중 가장 낮은 감지레벨 전압부터 감지레벨 중 사용자가 설정한 전압레벨까지의 구간인 단계와, 셋째, 전원전압이 감지레벨 중 사용자가 설정한 전압레벨 이상인 단계로 나누어 설명하기로 한다.
첫째, 전원전압이 최소한의 전압레벨에서 감지레벨 중 가장 낮은 감지레벨 전압까지의 구간인 경우이다.
먼저, 전원전압 레벨 감지부(40)는 비교전압 VCMP과 기준전압 VREF을 비교하여, 비교전압 VCMP이 기준전압 VREF보다 낮으면 하이레벨의 감지신호 DET를 출력한다.
카운터(10)는 하이레벨의 감지신호 DET에 의해 리셋되어, 로우레벨의 제어신호 CFG_RD 및 오버플로우신호 OVER를 출력한다.
데이터 전달부(30)는 로우레벨의 오버플로우신호 OVER에 의해 로우레벨의 레벨선택신호 LEVEL<m:0>를 출력하고, 전원전압 레벨 감지부(40)는 로우레벨의 레벨선택신호 LEVEL<m:0>에 의해 제어되어 하이레벨의 감지신호 DET를 출력한다. 이때, 엔모스 트랜지스터 NS1 내지 NSm는 로우레벨의 레벨선택신호 LEVEL<m:0>에 의해 모두 턴오프되어 비교전압 VCMP을 가장 높은 레벨 상태로 만들어 감지레벨은 가장 낮은 레벨 상태가 된다.
둘째, 전원전압이 감지레벨 중 가장 낮은 감지레벨 전압부터 감지레벨 중 사용자가 설정한 전압레벨까지의 구간인 경우이다.
첫째 단계에서 비교전압 VCMP를 가장 높은 상태로 하면, 전원전압 레벨 감지부(40)는 비교전압 VCMP이 기준전압 VREF보다 높으므로 감지신호 DET를 하이레벨에서 로우레벨로 천이시켜 출력한다.
카운터(10)는 감지신호 DET가 로우레벨이 되면 카운팅을 시작하여 카운팅 값 중 설정된 구간동안 하이레벨의 제어신호 CFG_RD를 출력한다. 레벨 선택 데이터 저장부(21)는 하이레벨의 제어신호 CFG_RD를 수신하면 사용자가 임의로 저장해놓은 레벨 선택 데이터를 래치부(22)에 저장시킨다. 이때, 카운터(10)는 카운팅을 계속하여 오버플로우가 되면 오버플로우신호 OVER를 인에이블시켜 출력한다.
데이터 전달부(30)는 하이레벨의 오버플로우신호 OVER에 의해 제어되어 래치부(22)로부터 출력되는 선택신호 SEL<m:0>를 레벨선택신호 LEVEL<m:0>로써 출력한다.
또한, 앤드게이트 AND2는 감지신호 DET에 의해 제어되어 오버플로우신호 OVER를 노이즈 제거부(50)로 전달한다. 이때, 앤드게이트 AND2의 출력신호 RSTB는 감지신호 DET가 반전된 신호로서 로우레벨에서 하이레벨로 반전된다.
한편, 전원전압 레벨 감지부(40)는 데이터 전달부(30)로부터 출력되는 레벨선택신호 LEVEL<m:0>에 의해 엔모스 트랜지스터 NS1 내지 NSm를 선택적으로 턴온시켜 비교전압 VCMP을 레벨 선택 데이터에 따른 일정레벨로 하강시킨다.
그 후, 비교전압 VCMP은 기준전압 VREF보다 낮아져 전원전압레벨 감지부(40)는 감지신호 DET를 로우레벨에서 하이레벨로 천이시켜 출력한다.
감지신호 DET가 로우레벨에서 하이레벨로 천이되면 상기 단계를 반복 수행하여 감지신호 DET가 다시 하이레벨에서 로우레벨로 천이되도록 하고, 이를 반복하는 동안에 전원전압 VDD은 계속 상승하여 사용자가 레벨 선택 데이터 저장부(21)에 저장한 레벨 선택 데이터에 해당하는 전압레벨까지 상승하게 된다.
도 3에 도시한 바와 같이, 전원전압 VDD는 계속 상승한 후, 일정레벨에서 하강하게 된다. 비교전압 VCMP는 기준전압 VREF보다 높았다 낮았다를 반복하고, 감지신호 DET는 비교전압 VCMP이 기준전압 VREF보다 높은 부분에서 로우레벨을 유지한다. 오버플로우신호 OVER는 카운터(10)가 오실레이션 클럭신호 OSC_CLK에 동기되어 카운팅 증가되어 오버플로우되면 인에이블되고, 앤드게이트 AND2의 출력신호 RSTB가 오버플로우신호 OVER를 따라가고, 리셋바신호 RESTB는 설정된 구간동안 출력신호 RSTB의 노이즈가 제거되어 출력된다.
셋째, 전원전압이 감지레벨 중 사용자가 설정한 전압레벨 이상인 경우로 나누어 설명하기로 한다.
상기 첫째, 둘째 단계를 반복하고 전원전압 레벨이 상승하면 비교전압 VCMP의 전압 레벨 강하가 더이상 기준전압 VREF보다 낮지 않게 되어 감지신호 DET는 더이상 로우레벨에서 하이레벨로 천이되지 않게 된다. 따라서, 카운터(10)가 오버플로우된 이후에는 오버플로우신호 OVER가 계속 하이레벨을 유지하게 되어 리셋바신호 RESETB는 하이레벨로 반전된다. 또한, 오버플로우신호 OVER가 계속 하이레벨을 유지하므로 선택신호 SEL<m:0>는 데이터전달부(30)로 계속 전달된다.
이와같이, 파워 온 리셋회로는 첫째 및 둘째 단계에서는 로우레벨의 리셋바신호 RESETB를 출력하고, 셋째 단계에서는 하이레벨의 리셋바신호 RESETB가 출력한다.
반대로, 파워다운 모드시에는 셋째, 둘째, 첫째 단계로 구동시켜 전원전압 VDD을 다운시킨다.
이상에서 살펴본 바와 같이, 본 발명은 복수개의 감지레벨을 설정해두어 다양한 전압 및 주파수 범위의 어플리케이션에 적용이 가능하여 사용자의 편의를 극대화하고 경제적 손실도 방지하는 효과가 있다.
또한, 전원전압 레벨이 상승하더라도 감지레벨을 상승시켜 전원전압과 감지레벨의 급격한 차이에 따른 오동작을 방지하고 소비전류를 감소시키는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 본 발명의 실시예에 따른 파워 온 리셋 회로의 구성도.
도 2는 도 1의 전원전압레벨 디텍터의 세부 구성도.
도 3은 도 1의 파워 온 리셋회로의 시물레이션도.

Claims (16)

  1. 감지레벨 조정을 위한 레벨 선택 데이터를 저장하는 메모리;
    상기 레벨 선택 데이터를 이용하여 상기 감지레벨을 조정하고, 상기 감지레벨과 전원전압을 비교하여 감지신호를 출력하는 전원전압 레벨 디텍터;
    상기 감지신호에 의해 리셋되고 상기 메모리를 제어하기 위한 제어신호 및 오버플로우신호를 출력하는 카운터;
    상기 오버플로우신호에 의해 제어되어 상기 메모리의 레벨 선택 데이터를 이용한 레벨선택신호를 상기 전원전압 레벨 디텍터로 전달하는 데이터 전달부; 및
    상기 감지신호에 의해 제어되어 상기 오버플로우신호를 리셋신호로써 출력하는 전달부;
    를 포함하여 구성함을 특징으로 하는 파워 온 리셋 회로.
  2. 제 1 항에 있어서,
    상기 리셋신호의 노이즈를 제거하여 출력하는 노이즈 제거부를 더 포함하여 구성함을 특징으로 하는 파워 온 리셋회로.
  3. 제 2 항에 있어서,
    상기 리셋신호 및 오실레이션 클럭신호를 논리연산하여 그 결과를 상기 카운터의 클럭으로 출력하는 논리연산부
    를 더 포함하여 구성함을 특징으로 하는 파워 온 리셋회로.
  4. 제 3 항에 있어서,
    상기 논리연산부는 앤드게이트임을 특징으로 하는 파워 온 리셋회로.
  5. 제 1항에 있어서, 상기 전원전압레벨 디텍터는,
    상기 전원전압을 이용하여 비교전압 및 기준전압을 생성하는 저전류 비교전압 생성부;
    상기 레벨선택신호에 의해 상기 비교전압의 레벨을 조정하는 감지레벨 조정부; 및
    상기 감지레벨 조정부로부터 출력되는 상기 비교전압과 상기 기준전압을 비교하여 상기 감지신호를 출력하는 비교부;
    를 구비함을 특징으로 하는 파워 온 리셋회로.
  6. 제 5항에 있어서, 상기 전원전압레벨 디텍터는,
    상기 전원전압이 상기 감지레벨 이하이면 하이레벨의 상기 감지신호를 출력하고 상기 전원전압이 상기 감지레벨 이상이면 로우레벨의 상기 감지신호를 출력하는 것을 특징으로 하는 파워 온 리셋회로.
  7. 제 5항에 있어서, 상기 감지레벨 조정부는,
    병렬연결되는 복수개의 스위칭소자로 구성되는 것을 특징으로 하는 파워 온 리셋회로.
  8. 제 7항에 있어서, 상기 복수개의 스위칭소자는 복수개의 엔모스 트랜지스터임을 특징으로 하는 파워 온 리셋회로.
  9. 제 8항에 있어서, 상기 복수개의 엔모스 트랜지스터는 각각 사이즈가 다르게 구현됨을 특징으로 하는 파워 온 리셋회로.
  10. 제 1항에 있어서, 상기 메모리는,
    상기 레벨 선택 데이터를 저장하고, 상기 카운터로부터 출력되는 제어신호에 의해 제어되어 상기 레벨 선택 데이터를 출력시키는 레벨 선택 데이터 저장부; 및
    상기 레벨 선택 데이터를 임시 저장하는 래치부;
    를 구비함을 특징으로 하는 파워 온 리셋회로.
  11. 제 1 항에 있어서, 상기 데이터 전달부는,
    상기 오버플로우신호와 상기 메모리로부터 출력되는 복수개의 선택신호를 각각 논리연산하는 복수개의 논리연산부를 구비하는 것을 특징으로 하는 파워 온 리셋회로.
  12. 제 1 항에 있어서,
    상기 전달부는 앤드게이트임을 특징으로 하는 파워 온 리셋회로.
  13. 전원전압을 이용하여 비교전압 및 기준전압을 생성하는 저전류 비교전압 생성부;
    레벨선택신호에 의해 상기 비교전압의 레벨을 조정하는 감지레벨 조정부; 및
    상기 감지레벨 조정부로부터 출력되는 상기 비교전압과 상기 기준전압을 비교하여 상기 감지신호를 출력하는 비교부;를 포함하여,
    복수개의 상기 감지레벨에 따라 상기 전원전압의 레벨변화를 감지하는 것을 특징으로 하는 전원전압 레벨 디텍터.
  14. 제 13항에 있어서, 상기 감지레벨 조정부는,
    상기 비교전압의 라인에 각각 병렬 연결되고 상기 레벨선택신호에 의해 제어되는 복수개의 제 1 스위칭그룹; 및
    상기 제 1 스위칭그룹과 직렬연결되고 일측이 접지전압에 연결되며, 상기 기준전압에 의해 제어되는 제 2 스위칭그룹;
    를 구비하는 것을 특징으로 하는 전원전압 레벨 디텍터.
  15. 제 13항에 있어서, 상기 제 1 및 제 2 스위칭그룹은 복수개의 엔모스 트랜지스터로 구성됨을 특징으로 하는 전원전압 레벨 디텍터.
  16. 제 15항에 있어서, 상기 복수개의 엔모스 트랜지스터는 각각 사이즈가 다르게 구현됨을 특징으로 하는 전원전압 레벨 디텍터.
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