KR100918000B1 - 전원 전압의 기울기에 무관한 저 전력 ｐｏｒ 회로 - Google Patents

전원 전압의 기울기에 무관한 저 전력 ｐｏｒ 회로 Download PDF

Info

Publication number
KR100918000B1
KR100918000B1 KR1020070043023A KR20070043023A KR100918000B1 KR 100918000 B1 KR100918000 B1 KR 100918000B1 KR 1020070043023 A KR1020070043023 A KR 1020070043023A KR 20070043023 A KR20070043023 A KR 20070043023A KR 100918000 B1 KR100918000 B1 KR 100918000B1
Authority
KR
South Korea
Prior art keywords
voltage
slope
power supply
supply voltage
detection circuit
Prior art date
Application number
KR1020070043023A
Other languages
English (en)
Other versions
KR20080097760A (ko
Inventor
김윤기
김환욱
Original Assignee
(주)코아리버
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=40285510&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=KR100918000(B1) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by (주)코아리버 filed Critical (주)코아리버
Priority to KR1020070043023A priority Critical patent/KR100918000B1/ko
Publication of KR20080097760A publication Critical patent/KR20080097760A/ko
Application granted granted Critical
Publication of KR100918000B1 publication Critical patent/KR100918000B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
    • H03K17/223—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in field-effect transistor switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
    • H03K2217/0036—Means reducing energy consumption

Landscapes

  • Electronic Switches (AREA)

Abstract

전원 전압의 기울기에 무관하게 리셋 펄스를 형성할 수 있는 저 전력 POR. POR 을 최적화된 트랜시언트 회로 및 레벨 디텍션 회로를 조합하여 구현하여, 각각의 회로가 담당하는 기울기를 가짐으로써 어떠한 기울기에서도 안정된 리셋 펄스를 만들어 낼 수 있게 된다. 또한, 담당할 영역이 제한됨으로써 트랜시언트 디텍션 회로는 구현 면적을 최소화하여 칩 내에 구현가능하고 레벨 디텍션 회로는 직류 전류 (DC) 를 최소화하여 저전력 구조를 가능하게 한다.
POR, 레벨 디텍션 회로, 트랜시언트 디텍션 회로, 논리합 회로

Description

전원 전압의 기울기에 무관한 저 전력 ＰＯＲ 회로{LOW POWER POWER-ON-RESET CIRCUIT REGARDLESS OF THE SLOPE OF SOURCE VOLTAGE}
도 1a 는 종래의 POR (Power On Reset) 회로를 보여주는 회로도이다.
도 1b 는 종래의 POR 회로의 리셋 펄스 생성 원리를 설명하는 그래프이다.
도 2 는 종래의 레벨 디텍션 회로를 보여주는 회로도이다.
도 3a 는 종래의 레벨 디텍션 회로의 개념을 설명하는 개념도이다.
도 3b 는 종래의 레벨 디텍션의 한계를 보여주는 그래프이다.
도 4 는 본 발명에서 제안되는 POR 회로의 구체적인 회로도이다.
도 5 는 본 발명에서 제안되는 POR 회로의 개념도이다.
* 도면의 주요 부분에 대한 부호의 설명
1, 102; 전원 전압 2, 104; 그라운드
3; 리셋 10, 112, 304; 커패시터
20, 108, 306; 저항 100; 기준부
106; 기준 전압 110; 트랜지스터
150; 검출기 200; 레벨 디텍션 회로
300; 트랜시언트 디텍션 회로 302; 노드
400; 논리합 회로
본 발명은 소정레벨의 전원 전압을 감지하여 마이크로 프로세서의 램을 클리어시키기 위한 리셋을 걸어주는 전원 온 리셋 (POR ; Power-On-Reset) 회로에 관한 것으로서 더 상세하게는, 전원 전압의 기울기에 무관하게 리셋 펄스를 생성하기 위한 저 전력 POR 회로에 관련된다.
도 1a 는 종래의 POR 회로를 보여주는 회로도이다.
도 1a 를 참조로 하면, 종래의 대부분의 POR 회로의 구성은 반도체 칩 외부에 수동소자 커패시터 (Cext ; 10) 와 저항 (Rext ; 20) 을 사용하여 구현된다. 즉, 일단이 전원 전압 (VDD ; 1) 을 인가 받고 타단이 리셋 (3) 노드에 접속되는 커패시터 (10), 일단이 리셋 (3) 노드에 접속되고 타단이 접지 (GND ; 2) 되는 저항 (Rext ; 20) 을 포함한다. 일부 POR 회로를 반도체 칩 내부에 구현한 경우라 할지라도 시스템에서 만족할 만한 수준의 전원 전압 (VDD ; 1) 의 기울기를 커버링할 경우, 저항과 커패시터의 값이 매우 커져서 칩내부에 구현할 수 없는 한계가 있었다.
이하 도 1b 를 참조로 하여 종래의 POR 회로의 리셋 펄스 생성 원리를 설명한다.
도 1b 에는 전원 전압 (1) 이 포화되기 전과 포화된 후를 구분하여 그래프로 나타내었다. 전원 전압 (1) 이 인가된 후 극히 짧은 순간에 전압이 상승하게 되면, 리셋 (3) 노드는 커패시터 (10) 의 양단의 전압이 순간적으로 바뀔 수 없는 성질로 인해 전원 전압 (1) 노드를 따라서 전압이 상승하게 된다. 즉, 도 1b 에서 리셋 (3) 노드는 전원 전압 (1) 과 동일하게 증가하게 되고, 이를 커패시터 동작구간으로 나타내었다. 그러나 전원 전압 (1) 이 증가하여 포화 상태가 되면 그라운드 (GND ; 2) 에 일단이 접지된 저항 (20) 에 의해 전력이 손실되어 결국 리셋 (3) 노드 전압은 "0" 으로 된다. 이 구간을 저항 동작구간으로 나타내었으며, 이 때에, 리셋 펄스 (Reset Pulse) 가 형성되어 칩을 초기화시키게 된다. 이후, 전원이 안정이 되면 이 회로는 더 이상 기능을 하지 않게 된다.
한편, 커패시터 (10) 와 저항 (20) 의 크기에 따라 동작할 수 있는 전원 전압 (1) 의 기울기가 결정된다. 커패시터 (10) 의 용량이 작은 경우에는 전원 전압의 기울기가 매우 작을 때, 리셋 펄스가 형성되지 않아 동작을 할 수 없게 되므로, 실제로는 커패시터 (10) 의 용량을 수 ㎌ 에서 수십 ㎌ 의 값을 가지고 설계하게 된다. 만약, 반도체 칩 외부에 POR 을 구현할 경우에는 커패시터의 용량이 크더라도 설계가 가능하기 때문에 시스템에서 나타날 수 있는 전원 전압의 기울기는 대부분 극복할 수 있다. 그러나, 상기 구조를 칩 내부에 구현할 경우에는 커패시터의 부피가 커서 현실성이 없어진다. 실제로 칩 내에는 최대 수 nF 수준까지의 커패시터만을 구현할 수 있기 때문에 수 ㎌ 의 커패시터를 반도체 칩 내에 구현한다는 것은 불가능하다.
결과적으로, 커패시터의 용량이 큰 경우에는 부피가 커서 칩 내에 구현이 불 가능하고, 용량이 작은 커패시터를 이용하여 칩 내에 구현하는 경우에는 전원 전압의 기울기가 작은 경우에는 POR 이 작동하지 않게 되는 문제가 있다.
따라서, 칩의 내부에 POR 을 구현할 경우에는 커패시터를 이용하는 트랜시언트 디텍션 (Transient Detection) 회로를 이용하기보다는, 능동소자인 트랜지스터를 이용하는 레벨 디텍션 (Level Detection) 방식이 이용된다. 그렇게 함으로써, 전원 전압의 원하는 수준에서 리셋이 발생할 수 있도록 설계가 가능하게 된다.
도 2 는 종래의 레벨 디텍션 회로를 보여주는 회로도이다.
도 2 에 도시된 바와 같이, 레벨 디텍션 회로는 기준부 (100) 와 검출부 (150) 를 포함하고 있다. 기준부 (100) 는 일단이 전원 전압 (VDD ; 102) 을 인가받고 타단이 기준 전압 (Vref ; 106) 노드에 접속되는 저항 (Rref ; 108), 게이트단 및 소스단이 기준 전압 (Vref ; 106) 노드에 접속되고 드레인단이 접지 (104) 되는 트랜지스터 (Mdio ; 110), 및 일단이 기준 전압 (Vref ; 106) 노드에 접속되고 타단이 접지 (104) 되는 커패시터 (Vref ; 112) 를 포함한다.
트랜지스터 (110) 는 다이오드 연결로 인해 다이오드 동작을 하게 되어, 전원 전압 (102) 이 변하더라도 트랜지스터 (110) 에는 거의 일정한 전압이 걸리고 나머지는 저항 (108) 에 걸리게 된다. 직류 해석을 하면 전원 전압 (102) 이 트랜지스터 (110) 의 문턱전압을 넘어서면서부터 기준 전압 (106) 은 거의 일정한 값을 갖게 된다.
한편, 검출부 (150) 는 전압이 전원 전압에 비례하여 증가하고 기준부 (100) 의 기준 전압 (106) 과 크기를 비교하여 기준 전압 (106) 이 검출부 (150) 의 전압보다 높은 범위에서 리셋 펄스를 생성할 수 있는 구조면 어떤 것이든 상관이 없다. 일 예로써, 인버터는 이와 같은 기능을 할 수 있다. 실제로는, 전원 전압의 기울기에 노이즈 (noise) 가 실릴 수 있으므로 노이즈에 강한 슈미트 트리거 (Schmitt Triger) 회로를 이용하여 전압 레벨을 조절하여 사용하게 된다.
도 3a 는 종래의 레벨 디텍션 회로의 개념을 설명하는 개념도이다.
여기에서, 각각의 그래프는 DC 시뮬레이션, 즉 입력을 전원 전압 (VDD) 로 스윕 (sweep) 하여 시뮬레이션한 결과이다. 도 3a 에 도시된 바와 같이, 기준부 (100) 의 기준 전압 (Vref ; 106) 은 전원 전압의 기울기에 관계없이 일정한 값으로 나타낼 수 있고, 검출부 (150) 의 전압 (Vdet) 은 전원 전압에 비례한다. 따라서, 기준부 (100) 의 기준 전압 (106) 과 검출부 (150) 의 전압 (예를 들어, 인버터의 문턱전압) 을 비교하여 기준부 (100) 의 기준 전압 (106) 이 검출부 (150) 의 전압보다 높은 범위에서 리셋 펄스가 형성된다.
도 3b 는 종래의 레벨 디텍션의 한계를 보여주는 그래프이다.
레벨 디텍션 회로는 능동소자인 트랜지스터를 이용하여 설계하기 때문에 부피가 작아 칩 내에 구현이 가능하다. 또한, 기준부 (100) 에서의 기준 전압 (106) 의 크기를 조절하거나 검출부 (150) 회로의 기울기 (즉, 전원 전압의 N/M) 등을 조절하면 원하는 레벨까지 리셋 펄스를 만들 수 있다.
도 3b 에서, 그래프 (31) 는 전원 전압의 기울기가 작은 경우에 시간에 따른 전원 전압, 기준 전압 (106) 및 검출부 (150) 의 전압 (Vdet) 의 변화를 나타낸다. 트랜시언트 디텍션 회로와는 상이하게, 기울기가 작은 전원 전압이 인가되더라도 기준 전압 (106) 과 검출부 (150) 의 전압이 교차하는 지점이 있기 때문에 리셋 펄스를 발생시킬 수 있게 된다.
즉, 전원 전압의 기울기가 아주 작을 때는 직류 해석과 비슷한 형태의 결과를 가지기 때문에, 전원 전압의 크기가 트랜지스터의 문턱 전압 이상이 되면 기준 전압 (106) 은 거의 일정한 크기를 갖게 되지만, 후단의 검출부 (150) 는 전원 전압에 따라 상승하기 때문에 기준 전압 (106) 과 검출부 (150) 의 전압이 반대의 위상을 가질 수 있고 그로 인해 리셋 펄스를 만들게 된다.
도 3b 에서, 그래프 (32) 는 전원 전압의 기울기가 큰 경우에 시간에 따른 전원 전압, 기준 전압 (106) 및 검출부 (150) 의 전압의 변화를 나타낸다. 그래프 (32) 에서와 같이, 기울기가 큰 전원 전압이 인가될 때에는 전원 전압이 상승할 때, 기준 전압 (106) 이 빠르게 상승할 수 없기 때문에 두 전압이 교차되는 지점이 없게 되어 리셋 펄스를 발생할 수 없게 된다.
이 경우에, 기준 전압 (106) 은 저항 (108) 을 통한 전류에 의해 만들어 지기 때문에, 조금이라도 기준 전압 (106) 을 빠르게 상승시키기 위해서는 저항 (108) 을 아주 작게 설계하여 동작전류를 충분히 흘려 주어야만 기준 전압 (106) 이 전원 전압에 잘 반응하도록 설계가 가능하다. 그러나 이 경우에도 동작할 수 있는 범위는 회로적으로 한계가 있게 되며, 또한 회로에 흐르는 직류 전류 (DC) 가 커지게 된다. 따라서, 전체 동작 전류의 증가를 가져오게 되어 큰 전력 손실을 낳게 되는 문제가 있다.
결과적으로, 종래의 레벨 디텍션 회로에서는 전원 전압의 기울기가 작은 경우에는 POR 이 잘 작동하나, 전원 전압의 기울기가 큰 경우에는 POR 이 작동하지 않게 된다.
즉, 실제의 시스템에서, 레귤레이터 (Regulator) 를 사용하지 않고 곧바로 전원 전압과 연결되거나 전원 안정화 커패시터가 충분치 않은 보드에서는 전원 전압의 기울기가 수 uS 내에서 동작을 할 수 있으며, 이 때에 POR 회로가 정상적으로 동작하지 않아 시스템의 구동에 문제가 발생할 수 있게 된다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 제안된 것으로서, 이전의 POR 에서 커패시터를 포함한 트랜시언트 디텍션 회로가 부피가 커서 칩 내에 구현할 수 없었고, 설령 작은 용량의 커패시터를 이용하여 칩 내에 구현하더라도 전원 전압의 기울기가 작은 경우에는 POR 이 작동할 수 없었던 문제점을 해결하기 위한 것이다.
또한, 레벨 디텍션 회로를 이용할 경우 전원 전압의 기울기가 큰 경우에 전력 손실의 문제로 POR 이 작동할 수 없는 문제점을 개선하기 위한 것이다.
따라서, 본 발명에서는 전원 전압의 기울기에 구애받지 않고 리셋 펄스를 발생시키 위한 POR 을 제공하고자 한다.
상기와 같은 목적을 달성하기 위해, 본 발명에 따른 POR 은 외부로부터 전원 전압 (VDD) 을 인가받아 전원 전압의 기울기가 SL 이하인 범위에서 제 1 리셋 펄스를 생성하는 레벨 디텍션 회로, 외부로부터 전원 전압을 인가받아 전원 전압의 기울기가 ST 이상인 범위에서 제 2 리셋 펄스를 생성하는 트랜시언트 디텍션 회로 및 제 1 리셋 펄스와 제 2 리셋 펄스를 OR 로직하는 논리합 회로를 포함하고, ST 는 SL 이하여서 어떠한 전원 전압의 기울기에서도 안정된 리셋 펄스를 만들어 내는 것을 특징으로 한다.
이러한 구성에 의하면, 레벨 디텍션 회로는 전원 전압의 기울기가 SL 이하인 범위에서만 리셋 펄스를 생성하면 되기 때문에, 저항에 흐르는 전류를 작게 할 수 있어 저 전력의 POR 을 구현할 수 있다
한편, 트랜시언트 디텍션 회로는 전원 전압의 기울기가 ST 이상인 범위에서만 리셋 펄스를 생성하면 되기 때문에, 커패시터의 용량을 작게 설계할 수 있어 반도체 칩 내에 구현할 수 있다.
또한, ST 는 SL 이하여서 양 리셋 펄스를 OR 로직하는 논리합 회로를 거친 후에는, 어떠한 전원 전압의 기울기에 대하여도 리셋 펄스를 생성할 수 있게 된다.
바람직하게는, 레벨 디텍션 회로, 트랜시언트 디텍션 회로 및 논리합 회로를 모두 반도체 칩 내에 구현하는 것을 특징으로 한다.
이러한 구성에 의하면, 칩 외부에 소자를 최소화할 수 있게 되므로 저 비용 으로 POR 을 구현할 수 있다.
이하, 첨부된 도 4 및 도 5 를 참조하여 본 발명의 바람직한 실시형태를 설명한다.
도 4 는 본 발명에서 제안되는 POR 회로의 구체적인 회로도이다.
상술한 본 발명의 바람직한 일 실시형태에 의하면 POR 회로는 레벨 디텍션 회로 (200), 트랜시언트 디텍션 회로 (300) 및 논리합 회로 (400) 를 포함한다.
레벨 디텍션 회로 (200) 와 트랜시언트 디텍션 회로 (300) 는 외부로부터 전원 전압을 인가받고 각각의 회로에서 개별적으로 리셋 펄스를 생성하고, 생성된 두 리셋 펄스는 논리합 회로 (400) 에서 OR 로직된다.
레벨 디텍션 회로 (200) 는 전원 전압의 기울기가 SL 이하인 범위에 대해서만 리셋 펄스를 생성하면 되고, 트랜시언트 디텍션 회로 (300) 는 전원 전압의 기울기가 ST 이상인 범위에 대해서만 리셋 펄스를 생성하면 된다.
여기에서, ST 는 SL 보다 작거나 같아야만 전원 전압의 기울기가 중첩되는 부분이 생기고, 회로 설계의 충분한 마진을 고려하여 중첩되는 부분은 클수록 바람직하다. 논리합 회로는 OR 게이트로 구성되어 있으며 입력되는 리셋 펄스 중 어느 하나라도 ON 이 되면 논리합 회로는 리셋 펄스를 출력한다. 따라서, 전원 전압의 기울기의 모든 범위에서 리셋 펄스를 생성하게 된다.
바람직하게는, 레벨 디텍션 회로 (200), 트랜시언트 디텍션 회로 (300) 및 논리합 회로 (400) 를 칩 내에 일체로 구현한다.
이 경우에, 트랜시언트 디텍션 회로 (300) 를 반도체 칩 내에 구현할 경우에 이하 설명하는 커패시터의 용량과 부피와의 관계가 문제가 된다.
커패시터의 성질로 인하여 전원 전압의 기울기가 클 때에는 아주 잘 동작을 하며, 기울기가 작을 때는 동작을 하지 못한다. 따라서 칩 외부에서 POR 을 제작할 때에는 수 ㎌ 인 커패시터 용량을 사용하여 기울기가 아주 작을 때에도 동작을 할 수 있도록 설계를 한다.
그러나, 본 발명의 바람직한 실시예에서는 트랜시언트 디텍션 회로 (300) 와 레벨 디텍션 회로 (200) 모두를 칩 내에 구현하게 되므로, 트랜시언트 디텍션 회로 (300) 는 전원 전압의 기울기가 ST 이상인 범위에서만 안정된 출력을 얻으면 된다.
예를 들어, ST 를 1 uS 로 하여 칩 내에 설계하고자 할 때에 1 MΩ 저항과 1 pF 커패시터를 이용하여 구현이 가능하고 트랜시언트 회로는 1 uS 이상의 전원 전압의 기울기에서 안정된 리셋 펄스를 생성한다.
따라서, 작은 용량의 커패시터로 트랜시언트 디텍션 회로 (300) 를 설계하기 때문에 반도체 칩 내에 구현이 가능하게 된다.
한편, 레벨 디텍션 회로 (200) 는 트랜지스터 (110) 를 이용하기 때문에 부피가 작아 칩 내에 구현이 용이하고, 논리합 회로 (400) 역시 칩 내에 구현이 용이하다.
본 발명의 바람직한 실시예에 의하면, 트랜시언트 디텍션 회로 (300) 는, 커패시터 (304) 의 일단이 저항 (306) 의 일단과 함께 노드 (302) 에 접속되고 상기 커패시터 (304) 의 타단은 전원 전압을 인가받고, 저항 (306) 의 타단은 접지된다.
전원 전압이 인가되어 전압이 짧은 시간에 순간적으로 상승하게 되면 제 1 노드 (302) 전압은 커패시터 (304) 의 양단의 전압이 순간적으로 바뀔 수 없는 성질로 인해 전원 전압을 따라서 상승하게 된다.
전원 전압이 포화상태에 도달하면 그라운드 (GND) 에 일단이 접지된 저항 (306) 에 의한 전력 소모로 인해 노드 (302) 전압은 결국 "0" 으로 변하게 된다. 따라서, 도 1b 에서 설명한 바와 같이, 저항 동작구간에서 리셋 펄스가 형성되어 칩을 초기화시킨다.
본 발명의 바람직한 실시예에 의하면, 레벨 디텍션 회로 (200) 는 전원 전압의 크기에 상관없이 일정한 크기를 가지는 기준부 (100), 및 전원 전압의 크기에 비례하여 증가하는 검출부 (150) 전압을 갖고 기준부 (100) 의 전압과의 크기를 비교하여 기준부 (100) 전압이 검출부 (150) 전압보다 큰 범위에서 리셋 펄스를 생성하는 검출부 (150) 를 포함한다.
기준부 (100) 는 일단이 전원 전압 (102) 을 인가받고 타단이 기준 전압 (106) 노드에 접속되는 저항 (108), 게이트단 및 소스단이 기준 전압 (106) 노드에 접속되고 드레인단이 접지 (104) 되는 트랜지스터 (110), 일단이 기준 전압 (106) 노드에 접속되고 타단이 접지 (104) 되는 커패시터 (112) 를 포함하고, 노드 (106) 의 전압은 검출부 (150) 의 입력 전압이 된다.
트랜지스터 (110) 는 다이오드 연결로 인해 다이오드 동작을 하게 되어, 전원 전압 (102) 이 바뀌더라도 트랜지스터 (110) 에는 거의 일정한 전압이 걸리고 나머지는 모두 저항 (108) 에 걸리게 된다. 직류 해석을 하게 되면 전원 전압 (102) 이 트랜지스터 (110) 의 문턱전압을 넘어서면서부터 기준 전압 (106) 은 거의 일정한 값을 갖게 된다.
이 경우에, 전원 전압의 기울기가 큰 경우에 문제가 된다.
기울기가 큰 전압이 인가될 때에는 전원 전압이 상승할 때, 기준 전압 (106) 이 빠르게 상승할 수 없기 때문에 기준 전압 (106) 과 검출부 (150) 의 전압이 서로 교차되지 않아서 리셋 펄스를 생성할 수 없다. 이 때에 기준 전압 (106) 을 빠르게 상승시키기 위해서는 저항 (108) 을 아주 작게 설계하여 저항 (108) 및 트랜지스터 (110) 를 통하여 흐르는 동작전류를 충분히 흘려주어야 한다.
그러나, 레벨 디텍션 회로 (200) 를 트랜시언트 디텍션 회로 (300) 와 함께 칩 내에 구현하는 경우에는 SL 이하의 전원 전압의 기울기에서만 리셋 펄스를 생성하면 되기 때문에, 작은 전류로도 구현이 가능하다.
따라서, 전원 전압의 기울기가 큰 경우에 레벨 디텍션 회로에서 전력 소모가 커서 구현이 어려운 문제가 해결된다.
한편, 검출부 (150) 는 전압이 전원 전압에 비례하여 증가하고 기준부 (100) 의 기준 전압 (106) 과 크기를 비교하여 리셋 펄스를 생성할 수 있는 구조면 어떤 것이든 상관이 없다. 일 예로써, 인버터는 이와 같은 기능을 할 수 있고 인버터의 문턱전압은 전원 전압에 비례하여 증가하게 된다. 기준부 (100) 의 전압이 검출부 (150) (예를들어, 인버터) 에 입력으로 인가되면, 기준 전압 (106) 이 인버터의 문턱전압보다 높은 때에는 인버터는 'LOW' 를 출력하고 반대의 경우에는 'HIGH' 를 출력한다. 이와 같은 원리로 리셋 펄스를 생성한다.
도 5 는 본 발명에서 제안되는 POR 회로의 개념도이다.
레벨 디텍션 회로 (200) 의 기준 전압 (106) 은 전원 전압 (102) 의 기울기가 SL 이하인 범위에서 리셋 펄스를 생성한다. 트랜시언트 디텍션 회로 (300) 는 전원 전압 (102) 의 기울기가 ST 이상인 범위에서 리셋 펄스를 생성한다. 따라서, 논리합 회로 (400) 을 거친 후에는 전원 전압의 기울기의 모든 범위에서 리셋 펄스를 생성한다.
본 발명의 바람직한 실시형태에서, 트랜시언트 디텍션 회로 (300) 의 경우에, 커패시터 (304) 의 용량과 저항 (306) 값에 의해 동작할 수 있는 전원 전압의 기울기가 결정된다. 이 경우 제한되는 기울기는 시상수와 비슷한 영역을 가지기 때문에 식 (a) 로 나타낼 수 있다.
τ = R X C ㆍㆍㆍㆍㆍㆍㆍ(a)
여기에서, τ 는 전원 전압의 기울기이고, R 은 저항, C 는 커패시터의 용량이다.
일 예로서, 저항을 1 KΩ, 커패시터를 1 ㎌ 으로 구현할 경우, 1 ms/V 의 기울기까지 동작을 할 수 있게 된다.
레벨 디텍션 회로 (200) 에서 제한되는 전원 전압의 기울기는 트랜시언트 디텍션 (300) 의 경우와 마찬가지로, 식 (b) 로서 나타낼 수 있다.
τ = R X Ctot ㆍㆍㆍㆍㆍ(b)
여기에서, τ 는 전원 전압의 기울기이고, R 은 저항, Ctot 는 기준부의 커패시턴스와 레벨 디텍션 회로의 입력 커패시턴스의 합이다.
실제로, 약 1 MΩ 의 저항으로 설계할 경우, 이 회로에서 소모되는 전류는 전원 전압이 3~5 V 일 경우, 약 2~4 ㎂ 의 전류만으로 동작이 가능하게 할 수 있다. 종래의 구조에서는 거의 수백 ㎂ 의 전류가 사용되어야 어느 정도 안정된 출력을 기대할 수 있었다. 따라서, 레벨 디텍션 회로 (200) 와 트랜시언트 디텍션 회로 (300) 를 칩 내에 모두 구현하는 경우에는, 레벨 디텍션 회로 (200) 가 담당하는 전원 전압의 기울기가 제한됨으로써 전력 소모를 줄이면서 안정된 출력을 기대할 수 있게 된다.
본 발명의 바람직한 실시형태에 있어서, SL 과 ST 의 크기는 회로 구조적으로 결정할 수 있으며, 공정이나 기타의 조건에서 충분한 마진을 가질 수 있도록 두 회로가 동시에 동작하는 구간이 충분히 길도록 설계된다. 하나의 구조가 충분한 영역을 담당해야 하는 종래의 구조에 비해서 두 구조가 담당하여야 할 구간이 한정되어 있기 때문에 충분한 마진을 갖도록 설계하더라도 실제 구현은 설계 부담이 크지 않은 면적이나 전류로도 구현하는 것이 가능하게 된다.
결과적으로, 본 발명의 바람직한 실시형태에 의하면, 레벨 디텍션 회로 (200) 는 기준부 (100) 에 많은 전류를 흘리지 않고도 동작이 가능하게 설계할 수 있기 때문에 저 전력을 요구하는 칩의 사양에 맞게 설계가 가능하고 트랜시언트 디 텍션 회로 (300) 의 경우에는 그다지 크지 않은 저항 (306) 과 커패시터 (304) 로 구현이 가능하므로 충분히 칩 내의 설계가 가능하게 된다.
본 발명은 상기 서술한 실시형태에 한정되는 것이 아니라, 청구의 범위 및 명세서 전체로부터 파악되는 발명의 요지 또는 사상에 반하지 않는 범위에서 적절히 변형이 가능하고, 그와 같은 변형을 동반하는 모든 실시형태가 본 발명의 기술적 범위에 포함되는 것이다.
이상에서와 같이, POR 을 최적화된 트랜시언트 회로 및 레벨 디텍션 회로를 조합하여 칩 내에 구현하고 각각의 회로가 담당하는 기울기를 가짐으로써 어떠한 기울기에서도 안정된 리셋 펄스를 만들어 낼 수 있게 된다. 또한, 동작하는 직류 전류를 작게 할 수 있기 때문에 전력을 최소화할 수 있다. 따라서, 시스템의 외부 소자를 최소화시키는 저 비용의 구조가 가능하게 되고, 또한 저 전력의 구동력만이 사용되어 경제적인 큰 파급 효과를 거둘 수 있게 된다.

Claims (5)

  1. 반도체 장치의 POR (Power On Reset) 회로에 있어서,
    외부로부터 전원 전압 (VDD) 을 인가받아 전원 전압의 기울기가 제 1 기울기 (SL) 이하인 범위에서 제 1 리셋 펄스 신호를 생성하는 레벨 디텍션 회로;
    외부로부터 전원 전압을 인가받아 전원 전압의 기울기가 제 2 기울기 (ST) 이상인 범위에서 제 2 리셋 펄스 신호를 생성하고, 상기 제 1 기울기 (SL) 는 상기 제 2 기울기 (ST) 보다 작거나 같은 트랜시언트 디텍션 회로; 및
    상기 제 1 리셋 펄스 신호와 상기 제 2 리셋 펄스 신호를 OR 로직하는 논리합 회로를 포함하고,
    상기 레벨 디텍션 회로, 상기 트랜시언트 디텍션 회로 및 상기 논리합 회로는 반도체 칩 내에 일체로 형성되는, POR 회로.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 트랜시언트 디텍션 회로는,
    일단이 상기 전원 전압을 인가받고 타단이 출력 전압 노드에 접속되는 제 1 커패시터; 및
    일단이 상기 출력 전압 노드에 접속되고 타단이 접지되는 제 1 저항을 포함하는, POR 회로.
  4. 제 3 항에 있어서,
    상기 레벨 디텍션 회로는,
    상기 전원 전압의 크기에 상관없이 일정한 크기의 전압이 출력되는 기준부; 및
    상기 전원 전압의 크기에 비례하여 증가하는 검출부 전압을 갖고, 상기 기준부 전압과 상기 검출부 전압의 크기를 비교하여 기준부 전압이 검출부 전압보다 높은 범위에서 리셋 펄스를 형성하는 검출부를 포함하는, POR 회로.
  5. 제 4 항에 있어서,
    상기 기준부는,
    일단이 전원 전압을 인가받고 타단이 기준 전압 노드에 접속되는 제 2 저항;
    게이트단 및 소스단이 상기 기준 전압 노드에 접속되고 드레인단이 접지되는 트랜지스터; 및
    일단이 상기 기준 전압에 접속되고 타단이 접지되는 제 2 커패시터를 포함하고,
    상기 기준 전압은 상기 검출부의 입력 전압이 되는, POR 회로.
KR1020070043023A 2007-05-03 2007-05-03 전원 전압의 기울기에 무관한 저 전력 ｐｏｒ 회로 KR100918000B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070043023A KR100918000B1 (ko) 2007-05-03 2007-05-03 전원 전압의 기울기에 무관한 저 전력 ｐｏｒ 회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070043023A KR100918000B1 (ko) 2007-05-03 2007-05-03 전원 전압의 기울기에 무관한 저 전력 ｐｏｒ 회로

Publications (2)

Publication Number Publication Date
KR20080097760A KR20080097760A (ko) 2008-11-06
KR100918000B1 true KR100918000B1 (ko) 2009-09-18

Family

ID=40285510

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070043023A KR100918000B1 (ko) 2007-05-03 2007-05-03 전원 전압의 기울기에 무관한 저 전력 ｐｏｒ 회로

Country Status (1)

Country Link
KR (1) KR100918000B1 (ko)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10313240A (ja) 1997-05-12 1998-11-24 Oki Electric Ind Co Ltd パワーオンリセット回路
KR100376881B1 (ko) 2000-12-19 2003-03-19 주식회사 하이닉스반도체 파워 온 리세트 회로
KR100583611B1 (ko) * 2005-01-25 2006-05-26 삼성전자주식회사 파워-온 리셋 회로 및 파워-온 리셋 방법
KR100634428B1 (ko) * 2004-04-20 2006-10-16 매그나칩 반도체 유한회사 전원전압 레벨 디텍터 및 그를 포함하는 파워 온 리셋 회로

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10313240A (ja) 1997-05-12 1998-11-24 Oki Electric Ind Co Ltd パワーオンリセット回路
KR100376881B1 (ko) 2000-12-19 2003-03-19 주식회사 하이닉스반도체 파워 온 리세트 회로
KR100634428B1 (ko) * 2004-04-20 2006-10-16 매그나칩 반도체 유한회사 전원전압 레벨 디텍터 및 그를 포함하는 파워 온 리셋 회로
KR100583611B1 (ko) * 2005-01-25 2006-05-26 삼성전자주식회사 파워-온 리셋 회로 및 파워-온 리셋 방법

Also Published As

Publication number Publication date
KR20080097760A (ko) 2008-11-06

Similar Documents

Publication Publication Date Title
US7030668B1 (en) Voltage detector
US6469552B2 (en) Power on reset circuit
KR100815388B1 (ko) 저전압 검출 회로
US8797071B2 (en) Semiconductor device including power-on reset circuit
JP3756961B2 (ja) 半導体メモリ装置のチップ初期化信号発生回路
KR100593565B1 (ko) 전력오프의매우빠른검출을사용하는전력온검출및인에이블링회로
US20080018382A1 (en) Boosting circuit
US10839921B2 (en) Circuits for bleeding supply voltage from a device in a power down state
KR100323193B1 (ko) 파워온리세트회로
CN110957713B (zh) 一种静电放电箝位电路
JPH08186484A (ja) パワーオン・リセット回路
KR100918000B1 (ko) 전원 전압의 기울기에 무관한 저 전력 ｐｏｒ 회로
JP3186034B2 (ja) 基準電圧発生回路
US20020125936A1 (en) Raised voltage generation circuit
KR101178560B1 (ko) 파워업 신호 생성회로 및 생성 방법
US7042205B2 (en) Reference voltage generator with supply voltage and temperature immunity
US5252909A (en) Constant-voltage generating circuit
US7482858B2 (en) Temperature-sensitive current source
KR102101537B1 (ko) 타이하이 및 타이로우 회로
JP5842475B2 (ja) 電圧生成回路およびパワーオンリセット回路
US20140369105A1 (en) Generating output signal during read operation
US7372321B2 (en) Robust start-up circuit and method for on-chip self-biased voltage and/or current reference
US6590463B2 (en) RC oscillator circuit with stable output frequency
US7227731B2 (en) Apparatus for offset correcting high-side and low-side sinking/sourcing over-current protection
JP3687482B2 (ja) パワーオンリセット回路

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130703

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20140710

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20150901

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20160909

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20170905

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20180905

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20190902

Year of fee payment: 11