JP2008205976A - 多値検出回路 - Google Patents

Abstract

【課題】３値以上の信号に対して切り換え検出が可能で、かつ消費電力を確実に少なく抑えることができる多値検出回路を提供する。
【解決手段】入力端子３に入力信号Ｉｎが入力され、電源端子１−入力端子３の間にスイッチ７と抵抗９が、接地端子２−入力端子３の間にスイッチ８と抵抗１０が接続され、スイッチ７とスイッチ８との間に抵抗１１〜１６が直列に接続され、入力端子３と抵抗１１〜１６の各接続点はそれぞれ比較器１７〜２１で比較され、各比較器１７〜２１の出力はラッチ回路２２によって符号化して出力される構成とすることにより、６値検出選択が可能であり、クロック信号に従った間欠動作により省電力の多値検出が可能となる。
【選択図】図１

Description

本発明は、入力信号の電圧値を検出して複数信号の大小関係を判定する多値検出回路に関するものである。

従来から電子回路において通常に使用される比較器は、２つの入力信号に対して電圧の大小関係を判定し、その結果をハイレベルかロウレベルかのデジタル信号で出力する。即ち、このような比較器は、１つの基準電圧に対する入力信号の大小関係を判定する２値検出回路と言える。

上記のような２値検出回路に対し、特許文献１に記載の３値検出回路の従来例として、図２（ａ）に示すように、入力端子３と電源端子１の間に接続されたＰＭＯＳトランジスタ２６及びＮＭＯＳトランジスタ２７並びに抵抗２４と、入力端子３と接地端子２の間に接続されたＰＭＯＳトランジスタ２８及びＮＭＯＳトランジスタ２９並びに抵抗２５と、２つの出力端子５、６に接続された出力インバータ３２、３３と、電源端子１及び接地端子２の間に接続された電圧分割用ＰＭＯＳトランジスタ３０、３１からなる電圧印加手段を有している。

上記の３値検出回路における入出力信号の関係を表す真理値関係を図２（ｂ）に示す。
以下に、図２（ａ）および図２（ｂ）を用いて、従来例の３値検出回路における動作を説明する。

入力（Ｉｎ）端子３には、ロウレベル（Ｌ）、ハイレベル（Ｈ）及びオープン状態（Ｏｐｅｎ）という３通りの電圧が印加される。入力端子３にロウレベルが入力された場合、ＮＭＯＳトランジスタ２７はオンし、ＰＭＯＳトランジスタ２６もオンし、インバータ３２を介して出力端子５からの出力Ａはハイレベルとなる。また、ＰＭＯＳトランジスタ２８はオフし、ＮＭＯＳトランジスタ２９もオフし、インバータ３３を介して出力端子６からの出力Ｂはハイレベルとなる。

逆に入力端子３にハイレベルが入力された場合、ＮＭＯＳトランジスタ２７はオフし、ＰＭＯＳトランジスタ２６もオフし、インバータ３２を介して出力端子５からの出力Ａはロウレベルとなる。また、ＰＭＯＳトランジスタ２８はオンし、ＮＭＯＳトランジスタ２９もオンし、インバータ３３を介して出力端子６からの出力Ｂはロウレベルとなる。

さらに入力端子３がオープン状態の場合、各トランジスタ２６〜２９の駆動能力と抵抗２４、２５を適切に設定することにより、ＰＭＯＳトランジスタ２６とＮＭＯＳトランジスタ２９はともにオンし、インバータ３２を介して出力端子５からの出力Ａはロウレベルとなり、インバータ３３を介して出力端子６からの出力Ｂはハイレベルとなる。

以上のように、３値検出回路は入力端子のロウレベル、ハイレベル及びオープン状態に応じた出力を２つの端子から得られるが、近年モバイル機器等において、より高機能化の中多様な設定をできるシステム回路が検討されている。
特開平７−１３５４６４号公報

しかしながら、上記のような従来の３値検出回路において、図２に示した従来例２の構成では、１入力端子で３値以上の多値切替検出ができない。また、入力端子に抵抗分割型のバイアス電圧を印加したり、しきい値電圧を設定するための電圧分割回路手段があるため、消費電流の更なる低減ができないという問題がある。

さらに、従来例の構成では、２．５Ｖの高いしきい値電圧での動作のため、電源電圧が下がると検出できなくなるという問題もある。
そのため、入力信号に対する多値レベル検出を低電源電圧構成で実現することができず、全体の回路規模も増大化して電力消費を抑制することが難しくなり、低電力消費化が進むモバイル機器にうまく対応することができないという問題点を有していた。

本発明は、上記従来の問題点を解決するもので、入力信号に対する高精度な多値レベル検出を実現することができるとともに、全体の電力消費を抑制することができ、低電力消費化が進むモバイル機器に容易に対応することができる多値検出回路を提供する。

上記の課題を解決するために、本発明の請求項１記載の多値検出回路は、直流電圧が印加される第１の電源端子及び第２の電源端子と、前記第１の電源端子の電圧と前記第２の電源端子の電圧との間の電圧が印加される入力端子と、前記第１の電源端子と前記入力端子との間に接続された第１の回路と、前記第２の電源端子と前記入力端子との間に接続された第２の回路と、前記第１の電源端子と前記第２の電源端子との間に接続され前記直流電圧を複数のレベルに分圧する分圧回路と、前記分圧回路が出力する各分圧電圧と前記入力端子の電圧を比較する複数の比較器と、前記複数の比較器の各出力を符号化して出力する出力回路とを備えたことを特徴とする。

また、本発明の請求項２記載の多値検出回路は、請求項１記載の多値検出回路であって、クロック信号が入力され、前記第１の回路または前記第２の回路または前記分圧回路または前記複数の比較器または前記出力回路は、前記クロック信号のタイミングに同期して動作することを特徴とする。

また、本発明の請求項３記載の多値検出回路は、請求項１または請求項２記載の多値検出回路であって、前記第１の回路及び前記第２の回路は抵抗を含むことを特徴とする。
また、本発明の請求項４記載の多値検出回路は、請求項１または請求項２記載の多値検出回路であって、前記第１の回路及び前記第２の回路は容量性素子を含むことを特徴とする。

また、本発明の請求項５記載の多値検出回路は、請求項１または請求項２記載の多値検出回路であって、前記分圧回路は抵抗を含むことを特徴とする。
また、本発明の請求項６記載の多値検出回路は、請求項１または請求項２記載の多値検出回路であって、前記分圧回路は容量性素子を含むことを特徴とする。

以上のように本発明によれば、コンパレータが増えても、ラッチのタイミングで間欠動作することにより、回路動作に必要な消費電流を更に抑制し、かつトランジスタ動作電圧で制約されないため、低電源電圧でも１入力信号に対する多値レベルの確実な検出動作を実現することができる。

その結果、最小端子数で入力信号に対する高精度な多値レベル検出を実現することができるとともに、全体の回路規模に対し電力消費を確実に抑制することができ、低電力消費で多様設定が進むモバイル機器に容易に対応することができる。

以下、本発明の実施の形態を示す多値検出回路について、図面を参照しながら具体的に説明する。
図１は本実施の形態の多値検出回路である６値検出回路の構成を示す回路図である。図１において、１は電源端子、２は接地端子（グランド（ＧＮＤ）電位に設定されるＧＮＤ端子）であり、それらの間に電源電圧Ｖｃｃが印加されている。３は入力端子であり、入力信号Ｉｎが入力される。４はラッチ信号が印加される信号端子である。５は出力端子であり、出力信号Ａを出力する。７は電源端子１に接続されたスイッチで、８は接地端子２に接続されたスイッチである。９は抵抗であり、スイッチ７と入力端子３の間に接続される。１０は抵抗であり、スイッチ８と入力端子３の間に接続される。１１は抵抗であり、スイッチ７に接続され、抵抗９と平行に接続され、以下１２は抵抗で抵抗１１と直列に、１３は抵抗で抵抗１２と直列に、１４は抵抗で抵抗１３と直列に、１５は抵抗で抵抗１４と直列に、１６は抵抗で抵抗１５とスイッチ８の間に接続される。１７は比較器であり、入力端子３の電圧と抵抗１１、１２間の電圧を比較する。１８は比較器であり、入力端子３の電圧と抵抗１２、１３間の電圧を比較する。１９は比較器であり、入力端子３の電圧と抵抗１３、１４間の電圧を比較する。２０は比較器であり、入力端子３の電圧と抵抗１４、１５間の電圧を比較する。２１は比較器であり、入力端子３の電圧と抵抗１５、１６間の電圧を比較する。２２はラッチ（Ｌａｔｃｈ）回路であり比較器１７、１８、１９、２０、２１のハイレベル及びロウレベル出力の各出力を保持する。２３はパラシリ（Ｐ／Ｓ：パラレル／シリアル）変換回路であり、ラッチ回路２２の各ラッチ出力（パラレル信号）を直列（シリアル）データに変換する。

以上のような本実施の形態の６値検出回路について、その動作を図１を用いて以下に説明する。
まず、入力端子３に入力信号Ｉｎとしてロウ（Ｌ）レベル（Ｌレベル＝０Ｖ）が印加された場合、比較器１７、１８、１９、２０、２１は、入力信号Ｉｎが抵抗１１〜１６により電源電圧Ｖｃｃから分割された各基準電圧に対して全て低くなり、全てがロウレベル信号を出力する。この比較器１７〜２１の５つのロウレベル出力をラッチ回路２２がラッチし、さらにパラシリ変換回路２３でシリアルデータに変換され出力される。しかし、信号端子４に入力されるラッチ信号がＬの期間は、この抵抗分割の基準電圧源・比較器１７〜２１・ラッチ回路２２及びパラシリ変換回路２３は動作を停止する。即ち、各回路は待機状態にあって電力消費を抑制されている。

次に、入力端子３に入力信号Ｉｎとしてハイ（Ｈ）レベル（Ｈレベル＝Ｖｃｃ）が印加された場合、比較器１７、１８、１９、２０、２１は、入力信号Ｉｎが抵抗１１〜１６により電源電圧Ｖｃｃから分割された各基準電圧に対して全て高くなり、全てがハイレベル信号を出力する。この比較器１７〜２１の５つのハイレベル出力をラッチ回路２２がラッチし、さらにパラシリ変換回路２３でシリアルデータに変換され出力される。

次に、入力端子３に抵抗１０として抵抗値が小さな任意の抵抗が接地端子２との間に接続された場合、入力端子３の電圧は、抵抗１１〜１６による抵抗分割で設定された基準側の各電圧に対して、例えば抵抗１５、１６間の電圧より高くなることができ、比較器２１だけハイレベルを出力し、残りの比較器１７〜２０の各出力はロウレベルとなる。これらの出力をラッチ回路２２でラッチし、パラシリ変換回路２３でシリアルデータに変換され出力される。

次に、入力端子３に抵抗１０として抵抗値が大きな任意の抵抗が接地端子２との間に接続された場合、入力端子３の電圧は、抵抗１１〜１６による抵抗分割で設定された基準側の各電圧に対して、例えば抵抗１５、１６間の電圧及び抵抗１４、１５間の電圧より高くなることができ、比較器２１及び比較器２０はハイレベルを出力し、残りの比較器１７〜１９の各出力はロウレベルとなる。これらの出力をラッチ回路２２でラッチし、パラシリ変換回路２３でシリアルデータに変換され出力される。

次に、入力端子３に抵抗９として抵抗値が小さな任意の抵抗が電源端子１との間に接続された場合、入力端子３の電圧は、抵抗１１〜１６による抵抗分割で設定された基準側の電圧に対して、例えば抵抗１１、１２間の電圧より低くなることができ、比較器１７だけロウレベルを出力し、残りの比較器１８〜２１の各出力はハイレベルとなる。これらの出力をラッチ回路２２でラッチし、パラシリ変換回路２３でシリアルデータに変換され出力される。

次に、入力端子３に抵抗９として抵抗値が大きな任意の抵抗が電源端子１との間に接続された場合、入力端子３の電圧は、抵抗１１〜１６による抵抗分割で設定された基準側の電圧に対して、例えば抵抗１１、１２間の電圧及び抵抗１２、１３間の電圧より低くなることができ、比較器１７及び比較器１８はロウレベルを出力し、残りの比較器１９〜２１の各出力はハイレベルとなる。これらの出力をラッチ回路２２でラッチし、パラシリ変換回路２３で変換され出力される。

以上のように、本実施の形態の多値検出回路は、最小端子数で多値検出選択が可能であり、コンパレータが増えてもラッチのタイミングでしか動作しない間欠動作により省電力の多値検出が可能となる。

以上により、コンパレータが増えても、ラッチのタイミングで間欠動作することにより、回路動作に必要な消費電流を更に抑制し、かつトランジスタ動作電圧で制約されないため、低電源電圧でも１入力信号に対する多値（本実施例では６値）レベルの確実な検出動作を実現することができる。

その結果、最小端子数で入力信号に対する高精度な多値レベル検出を実現することができるとともに、全体の回路規模に対し電力消費を確実に抑制することができ、低電力消費で多様設定が進むモバイル機器に容易に対応することができる。

尚、上記の実施の形態において、抵抗分割による比較回路を用いたが、本発明はこのような構成に限定されるものではなく、例えば、電源電圧の低消費電力化を実現するために、抵抗９〜１６は、コンデンサのような容量性素子であっても、基本となる動作は変わることがない。

本発明の多値検出回路は、入力信号に対する高精度な多値レベル検出を実現することができるとともに、全体の電力消費を抑制することができ、低電力消費化が進むモバイル機器に容易に対応することができるもので、低電力消費で多様設定が要求されるモバイル機器などで、多値検出を必要とする電子回路等に適用できる。

本発明の実施の形態の多値検出回路の構成を示す回路図 従来の３値検出回路の構成を示す回路図および入出力信号の関係説明図

符号の説明

１ 電源端子（Ｖｃｃ端子）
２ 接地端子（ＧＮＤ端子）
３ 入力端子
４ 信号
５ 出力端子
６ 出力端子
７ スイッチ
８ スイッチ
９ 抵抗
１０ 抵抗
１１ 抵抗
１２ 抵抗
１３ 抵抗
１４ 抵抗
１５ 抵抗
１６ 抵抗
１７ 比較器
１８ 比較器
１９ 比較器
２０ 比較器
２１ 比較器
２２ ラッチ（Ｌａｔｃｈ）回路
２３ パラシリ（Ｐ／Ｓ：パラレル／シリアル）変換回路
２４ 抵抗
２５ 抵抗
２６ ＰＭＯＳトランジスタ
２７ ＮＭＯＳトランジスタ
２８ ＰＭＯＳトランジスタ
２９ ＮＭＯＳトランジスタ
３０ ＰＭＯＳトランジスタ
３１ ＰＭＯＳトランジスタ
３２ インバータ
３３ インバータ

Claims (6)

1. 直流電圧が印加される第１の電源端子及び第２の電源端子と、
   前記第１の電源端子の電圧と前記第２の電源端子の電圧との間の電圧が印加される入力端子と、
   前記第１の電源端子と前記入力端子との間に接続された第１の回路と、
   前記第２の電源端子と前記入力端子との間に接続された第２の回路と、
   前記第１の電源端子と前記第２の電源端子との間に接続され前記直流電圧を複数のレベルに分圧する分圧回路と、
   前記分圧回路が出力する各分圧電圧と前記入力端子の電圧を比較する複数の比較器と、
   前記複数の比較器の各出力を符号化して出力する出力回路とを備えた
   ことを特徴とする多値検出回路。
2. クロック信号が入力され、
   前記第１の回路または前記第２の回路または前記分圧回路または前記複数の比較器または前記出力回路は、前記クロック信号のタイミングに同期して動作する
   ことを特徴とする請求項１記載の多値検出回路。
3. 前記第１の回路及び前記第２の回路は抵抗を含む
   ことを特徴とする請求項１または請求項２記載の多値検出回路。
4. 前記第１の回路及び前記第２の回路は容量性素子を含む
   ことを特徴とする請求項１または請求項２記載の多値検出回路。
5. 前記分圧回路は抵抗を含む
   ことを特徴とする請求項１または請求項２記載の多値検出回路。
6. 前記分圧回路は容量性素子を含む
   ことを特徴とする請求項１または請求項２記載の多値検出回路。

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