JP3201545B2 - 電圧分割回路 - Google Patents
電圧分割回路Info
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- JP3201545B2 JP3201545B2 JP30334592A JP30334592A JP3201545B2 JP 3201545 B2 JP3201545 B2 JP 3201545B2 JP 30334592 A JP30334592 A JP 30334592A JP 30334592 A JP30334592 A JP 30334592A JP 3201545 B2 JP3201545 B2 JP 3201545B2
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Description
【０００１】
【産業上の利用分野】本発明は、直列接続された複数の
インピーダンス素子の最両端に所定電圧の基準電圧を印
加し、前記インピーダンス素子の各直列接続点から参照
電圧を得ることで、前記基準電圧を複数の前記参照電圧
に分割する電圧分割回路に係り、特に、その消費電力を
低減することができる電圧分割回路に関する。
インピーダンス素子の最両端に所定電圧の基準電圧を印
加し、前記インピーダンス素子の各直列接続点から参照
電圧を得ることで、前記基準電圧を複数の前記参照電圧
に分割する電圧分割回路に係り、特に、その消費電力を
低減することができる電圧分割回路に関する。
【０００２】
【従来の技術】種々の制御装置や計測装置では、センサ
などからのアナログ信号をデジタル信号に変換するため
にＡ／Ｄ（analog to digital ）変換器が広く用いられ
ている。半導体集積回路化されたＡ／Ｄ変換器には、高
精度・低速変換速度の積分型Ａ／Ｄ変換器や、中精度・
中速変換速度の逐次比較型Ａ／Ｄ変換器や、超高速変換
速度・低精度の並列比較型Ａ／Ｄ変換器が知られてい
る。又、前記逐次比較型Ａ／Ｄ変換器や前記並列比較型
Ａ／Ｄ変換器など、一般的なＡ／Ｄ変換器においては、
変換後のデジタル値に対応するアナログ入力の離散値毎
の複数の参照電圧を必要とし、一般的には電圧分割回路
が用いられている。
などからのアナログ信号をデジタル信号に変換するため
にＡ／Ｄ（analog to digital ）変換器が広く用いられ
ている。半導体集積回路化されたＡ／Ｄ変換器には、高
精度・低速変換速度の積分型Ａ／Ｄ変換器や、中精度・
中速変換速度の逐次比較型Ａ／Ｄ変換器や、超高速変換
速度・低精度の並列比較型Ａ／Ｄ変換器が知られてい
る。又、前記逐次比較型Ａ／Ｄ変換器や前記並列比較型
Ａ／Ｄ変換器など、一般的なＡ／Ｄ変換器においては、
変換後のデジタル値に対応するアナログ入力の離散値毎
の複数の参照電圧を必要とし、一般的には電圧分割回路
が用いられている。
【０００３】該電圧分割回路は、直列接続された複数の
抵抗素子などのインピーダンス素子の最両端に所定電圧
の基準電圧を印加し、前記インピーダンス素子の各直列
接続点から前記参照電圧を得るというものである。即
ち、該電圧分割回路は、１つの前記基準電圧から複数の
前記参照電圧を、前記基準電圧を分割することによって
得るというものである。
抵抗素子などのインピーダンス素子の最両端に所定電圧
の基準電圧を印加し、前記インピーダンス素子の各直列
接続点から前記参照電圧を得るというものである。即
ち、該電圧分割回路は、１つの前記基準電圧から複数の
前記参照電圧を、前記基準電圧を分割することによって
得るというものである。
【０００４】従来、前述のような電圧分割回路を半導体
集積回路に作り込む場合、複数の前記インピーダンス素
子には、例えば、ベース拡散抵抗やイオン注入抵抗など
の単結晶シリコン抵抗が用いられている。又、例えば、
このような複数のインピーダンス素子として、高濃度型
や低濃度型などの多結晶シリコン抵抗が用いられてい
る。これら単結晶シリコン抵抗や多結晶シリコン抵抗
は、比較的一般的な半導体集積回路製造プロセスで製造
することができ、半導体集積回路として作られた前記電
圧分割回路のコスト低減などを図ることができる。
集積回路に作り込む場合、複数の前記インピーダンス素
子には、例えば、ベース拡散抵抗やイオン注入抵抗など
の単結晶シリコン抵抗が用いられている。又、例えば、
このような複数のインピーダンス素子として、高濃度型
や低濃度型などの多結晶シリコン抵抗が用いられてい
る。これら単結晶シリコン抵抗や多結晶シリコン抵抗
は、比較的一般的な半導体集積回路製造プロセスで製造
することができ、半導体集積回路として作られた前記電
圧分割回路のコスト低減などを図ることができる。
【０００５】一方、前記電圧分割回路に用いられる複数
の前記インピーダンス素子として、従来から、金属薄膜
抵抗が用いられている。該金属薄膜抵抗は、一般に、そ
の温度係数が低く、又その抵抗値も精度が高い。このた
め、前記電圧分割回路に用いた場合には、これから得ら
れる複数の前記参照電圧の精度をより向上させることが
できる。
の前記インピーダンス素子として、従来から、金属薄膜
抵抗が用いられている。該金属薄膜抵抗は、一般に、そ
の温度係数が低く、又その抵抗値も精度が高い。このた
め、前記電圧分割回路に用いた場合には、これから得ら
れる複数の前記参照電圧の精度をより向上させることが
できる。
【０００６】前記電圧分割回路の複数の前記インピーダ
ンス素子として、以上列挙したものは、前記単結晶シリ
コン抵抗や多結晶シリコン抵抗等、電気抵抗成分を主と
した抵抗素子である。前記電圧分割回路に用いられる複
数の前記インピーダンス素子としては、このような抵抗
素子だけでなく、コンデンサを用いることがある。前記
電圧分割回路において、前記インピーダンス素子として
コンデンサを用いた場合、該基準電圧が直流電圧である
場合、該基準電圧として流れる電流は零となり、その消
費電力を極めて小さくすることができる。
ンス素子として、以上列挙したものは、前記単結晶シリ
コン抵抗や多結晶シリコン抵抗等、電気抵抗成分を主と
した抵抗素子である。前記電圧分割回路に用いられる複
数の前記インピーダンス素子としては、このような抵抗
素子だけでなく、コンデンサを用いることがある。前記
電圧分割回路において、前記インピーダンス素子として
コンデンサを用いた場合、該基準電圧が直流電圧である
場合、該基準電圧として流れる電流は零となり、その消
費電力を極めて小さくすることができる。
【０００７】なお、本願出願時には未公開である、本願
と同一の特許出願人にて出願された特願平４−１８９３
８０に、前記電圧分割回路における複数の前記インピー
ダンス素子として、接合型ダイオードやＭＯＳ（metal
oxide semiconductor ）ダイオードを用いるというもの
がある。このように前記接合型ダイオードや前記ＭＯＳ
ダイオードを用いることによって、前記参照電圧の精度
をより向上させた半導体の前記電圧分割回路を、比較的
一般的な半導体製造プロセスで製造することができる。
と同一の特許出願人にて出願された特願平４−１８９３
８０に、前記電圧分割回路における複数の前記インピー
ダンス素子として、接合型ダイオードやＭＯＳ（metal
oxide semiconductor ）ダイオードを用いるというもの
がある。このように前記接合型ダイオードや前記ＭＯＳ
ダイオードを用いることによって、前記参照電圧の精度
をより向上させた半導体の前記電圧分割回路を、比較的
一般的な半導体製造プロセスで製造することができる。
【０００８】
【発明が達成しようとする課題】しかしながら、前記単
結晶シリコン抵抗や前記多結晶シリコン抵抗や前記金属
薄膜抵抗を前記電圧分割回路の前述のようなインピーダ
ンス素子に用いた場合、該インピーダンス素子には定常
的な電流が流れてしまい、消費電力が増加してしまう。
一方、前述のように、前記インピーダンス素子としてコ
ンデンサを用いた場合には、その消費電力はほぼ零とす
ることができるが、しかしながら、これから得られる前
記参照電圧は不安定になってしまうという問題がある。
これは、前記参照電圧が前記コンデンサに蓄えられた電
荷にのみ依存しているため、何らかの電荷の飛び込みな
どのノイズによって、前記参照電圧が変動してしまうた
めである。
結晶シリコン抵抗や前記多結晶シリコン抵抗や前記金属
薄膜抵抗を前記電圧分割回路の前述のようなインピーダ
ンス素子に用いた場合、該インピーダンス素子には定常
的な電流が流れてしまい、消費電力が増加してしまう。
一方、前述のように、前記インピーダンス素子としてコ
ンデンサを用いた場合には、その消費電力はほぼ零とす
ることができるが、しかしながら、これから得られる前
記参照電圧は不安定になってしまうという問題がある。
これは、前記参照電圧が前記コンデンサに蓄えられた電
荷にのみ依存しているため、何らかの電荷の飛び込みな
どのノイズによって、前記参照電圧が変動してしまうた
めである。
【０００９】論理回路のＣＭＯＳ（complementary meta
l oxide semiconductor ）化によって、消費電力が低減
されている。又、ラップトップコンピュータなどの携帯
型装置の実用化にあたっては、消費電力をより低減する
ことが課題となっている。更に、半導体集積回路の集積
度の向上に伴って、１チップ当りのジュール熱による発
熱量も問題となっており、この点でも消費電力の低減は
重要な課題となっている。
l oxide semiconductor ）化によって、消費電力が低減
されている。又、ラップトップコンピュータなどの携帯
型装置の実用化にあたっては、消費電力をより低減する
ことが課題となっている。更に、半導体集積回路の集積
度の向上に伴って、１チップ当りのジュール熱による発
熱量も問題となっており、この点でも消費電力の低減は
重要な課題となっている。
【００１０】本発明は、前記従来の問題点を解決するべ
く成されたもので、その消費電力を低減することができ
る電圧分割回路を提供することを目的とする。
く成されたもので、その消費電力を低減することができ
る電圧分割回路を提供することを目的とする。
【００１１】
【課題を達成するための手段】本発明は、直列接続され
た複数のインピーダンス素子の最両端に所定電圧の基準
電圧を印加し、前記インピーダンス素子の各直列接続点
から参照電圧を得ることで、前記基準電圧を複数の前記
参照電圧に分割する電圧分割回路において、当該電圧分
割回路内の消費電力が減少された待機モードと、前記参
照電圧を出力する参照電圧発生モードとを切り替える動
作モード切替部を備え、前記インピーダンス素子それぞ
れは、その両端に印加される電圧が所定閾値電圧以下と
なると高抵抗となる非線形素子と、抵抗素子と、前記非
線形素子及び前記抵抗素子を並列に接続するスイッチと
から構成され、前記動作モード切替部が、前記待機モー
ド時には前記スイッチにより前記非線形素子及び前記抵
抗素子を非接続とすると共に、前記最両端に挟まれた非
線形素子側の合成インピーダンス値を増加することによ
り、前記課題を達成したものである。
た複数のインピーダンス素子の最両端に所定電圧の基準
電圧を印加し、前記インピーダンス素子の各直列接続点
から参照電圧を得ることで、前記基準電圧を複数の前記
参照電圧に分割する電圧分割回路において、当該電圧分
割回路内の消費電力が減少された待機モードと、前記参
照電圧を出力する参照電圧発生モードとを切り替える動
作モード切替部を備え、前記インピーダンス素子それぞ
れは、その両端に印加される電圧が所定閾値電圧以下と
なると高抵抗となる非線形素子と、抵抗素子と、前記非
線形素子及び前記抵抗素子を並列に接続するスイッチと
から構成され、前記動作モード切替部が、前記待機モー
ド時には前記スイッチにより前記非線形素子及び前記抵
抗素子を非接続とすると共に、前記最両端に挟まれた非
線形素子側の合成インピーダンス値を増加することによ
り、前記課題を達成したものである。
【００１２】又、前記電圧分割回路において、前記動作
モード切替部が、前記待機モード時には前記スイッチに
より前記非線形素子及び前記抵抗素子を非接続とすると
共に、前記非線形素子を高抵抗化するよう制御すること
により、前記課題を達成したものである（請求項２に対
応）。
モード切替部が、前記待機モード時には前記スイッチに
より前記非線形素子及び前記抵抗素子を非接続とすると
共に、前記非線形素子を高抵抗化するよう制御すること
により、前記課題を達成したものである（請求項２に対
応）。
【００１３】又、該電圧分割回路において、前記動作モ
ード切替部が、前記待機モード時には前記スイッチによ
り前記非線形素子及び前記抵抗素子を非接続とすると共
に、前記非線形素子に供給する電流の経路を遮断するこ
とにより、前記課題を達成したものである（請求項３に
対応）。
ード切替部が、前記待機モード時には前記スイッチによ
り前記非線形素子及び前記抵抗素子を非接続とすると共
に、前記非線形素子に供給する電流の経路を遮断するこ
とにより、前記課題を達成したものである（請求項３に
対応）。
【００１４】又、前記電圧分割回路において、前記イン
ピーダンス素子それぞれが、その両端に印加される電圧
が所定閾値電圧以下となると高抵抗となる非線形素子
と、コンデンサと、前記非線形素子及び前記コンデンサ
を並列に接続するスイッチとから構成され、前記動作モ
ード切替部が、前記待機モード時には前記スイッチによ
り前記非線形素子及び前記コンデンサを非接続とすると
共に、前記非線形素子を高抵抗化するよう制御すること
により、前記課題を達成したものである（請求項４に対
応）。
ピーダンス素子それぞれが、その両端に印加される電圧
が所定閾値電圧以下となると高抵抗となる非線形素子
と、コンデンサと、前記非線形素子及び前記コンデンサ
を並列に接続するスイッチとから構成され、前記動作モ
ード切替部が、前記待機モード時には前記スイッチによ
り前記非線形素子及び前記コンデンサを非接続とすると
共に、前記非線形素子を高抵抗化するよう制御すること
により、前記課題を達成したものである（請求項４に対
応）。
【００１５】又、前記電圧分割回路において、前記動作
モード切替部が、前記待機モード時には前記スイッチに
より前記非線形素子及び前記コンデンサを非接続とする
と共に、前記非線形素子に供給する電流の経路を遮断す
ることにより、前記課題を達成したものである（請求項
５に対応）。
モード切替部が、前記待機モード時には前記スイッチに
より前記非線形素子及び前記コンデンサを非接続とする
と共に、前記非線形素子に供給する電流の経路を遮断す
ることにより、前記課題を達成したものである（請求項
５に対応）。
【００１６】又、前記電圧分割回路において、前記非線
形素子が、ＭＯＳトランジスタで形成されていることに
より、前記課題を達成したものである（請求項６に対
応）。
形素子が、ＭＯＳトランジスタで形成されていることに
より、前記課題を達成したものである（請求項６に対
応）。
【００１７】
【作用】本発明は、前記電圧分割回路の消費電力の低減
を図るために、これに用いられる直列接続する複数の前
記インピーダンス素子に流れる電流による消費電力に着
目して成されたものである。又、本発明は、種々のＡ／
Ｄコンバータなど、前記電圧分割回路から得られる複数
の前記参照電圧を利用するものが、必ずしも常時前記参
照電圧を利用するものではないことに着目したものであ
る。
を図るために、これに用いられる直列接続する複数の前
記インピーダンス素子に流れる電流による消費電力に着
目して成されたものである。又、本発明は、種々のＡ／
Ｄコンバータなど、前記電圧分割回路から得られる複数
の前記参照電圧を利用するものが、必ずしも常時前記参
照電圧を利用するものではないことに着目したものであ
る。
【００１８】従って、本発明の電圧分割回路において
は、前記参照電圧を必要としない待機モード時には、当
該電圧分割回路の消費電力を抑えるようにしている。
は、前記参照電圧を必要としない待機モード時には、当
該電圧分割回路の消費電力を抑えるようにしている。
【００１９】図１は、本発明の要旨を示すブロック図で
ある。
ある。
【００２０】この図１に示される本発明の電圧分割回路
１０は、基準電圧ＶＳを複数の参照電圧Ｖ１〜Ｖn に分
割するものである。又、該電圧分割回路１０において
は、直列接続された複数（（n −１）個）のインピーダ
ンス素子Ｚ１〜Ｚ（n −１）を備えている。該インピー
ダンス素子Ｚ１〜Ｚ（n −１）の各直列接続点から前記
参照電圧Ｖ１〜Ｖn を得るようにしている。
１０は、基準電圧ＶＳを複数の参照電圧Ｖ１〜Ｖn に分
割するものである。又、該電圧分割回路１０において
は、直列接続された複数（（n −１）個）のインピーダ
ンス素子Ｚ１〜Ｚ（n −１）を備えている。該インピー
ダンス素子Ｚ１〜Ｚ（n −１）の各直列接続点から前記
参照電圧Ｖ１〜Ｖn を得るようにしている。
【００２１】このような前記電圧分割回路１０におい
て、本発明の特徴として、動作モード切替部１２を備え
ている。該動作モード切替部１２は、当該電圧分割回路
１０内の回路構成を切り替えることで、消費電力が減少
された待機モードと、前記参照電圧に係る特性が確保さ
れた参照電圧発生モードとを切り替える。該動作モード
切替部１２は、前記参照電圧Ｖ１〜Ｖn を用いないとき
には、前記待機モードに切り替えることで、当該電圧分
割回路１０内の消費電力を減少するというものである。
なお、本発明の前記参照電圧発生モードで確保される前
記参照電圧に係る特性とは、該参照電圧のその電圧の安
定性や精度等、該参照電圧を利用する上で要求される特
性である。
て、本発明の特徴として、動作モード切替部１２を備え
ている。該動作モード切替部１２は、当該電圧分割回路
１０内の回路構成を切り替えることで、消費電力が減少
された待機モードと、前記参照電圧に係る特性が確保さ
れた参照電圧発生モードとを切り替える。該動作モード
切替部１２は、前記参照電圧Ｖ１〜Ｖn を用いないとき
には、前記待機モードに切り替えることで、当該電圧分
割回路１０内の消費電力を減少するというものである。
なお、本発明の前記参照電圧発生モードで確保される前
記参照電圧に係る特性とは、該参照電圧のその電圧の安
定性や精度等、該参照電圧を利用する上で要求される特
性である。
【００２２】このように、本発明の前記電圧分割回路１
０によれば、前記参照電圧を用いないときには、前記待
機モードに切り替えることで、その消費電力を減少する
ことができる。従って、平均的な消費電力を低減するこ
とができる。例えば、後述する実施例の如く、チョッパ
型コンパレータを用いたフラッシュ型Ａ／Ｄコンバータ
などは、Ａ／Ｄ変換対象となるアナログ入力Ａinの入力
時には前記参照電圧Ｖ１〜Ｖn を用いない。このような
Ａ／Ｄコンバータに本発明を適用することによって、そ
の平均消費電力を低減することが可能である。
０によれば、前記参照電圧を用いないときには、前記待
機モードに切り替えることで、その消費電力を減少する
ことができる。従って、平均的な消費電力を低減するこ
とができる。例えば、後述する実施例の如く、チョッパ
型コンパレータを用いたフラッシュ型Ａ／Ｄコンバータ
などは、Ａ／Ｄ変換対象となるアナログ入力Ａinの入力
時には前記参照電圧Ｖ１〜Ｖn を用いない。このような
Ａ／Ｄコンバータに本発明を適用することによって、そ
の平均消費電力を低減することが可能である。
【００２３】なお、本発明の前記動作モード切替部１２
によるその電圧分割回路１０内の回路構成の切替えを、
本発明は具体的に限定するものではない。該回路構成の
切替えは、前記待機モード時に、その複数の前記インピ
ーダンス素子Ｚ１〜Ｚ（n −１）に係る消費電力を零と
するものであってもよく、その消費電力を低減するもの
であってもよい。例えば、複数の前記インピーダンス素
子に流れる電流を、前記待機モード時に零とするべく、
前記基準電圧ＶＳから直列接続されたこれら複数の前記
インピーダンス素子Ｚ１〜Ｚ（n −１）の電流経路を遮
断するものであってもよい。あるいは、前記待機モード
時に、複数の前記インピーダンス素子Ｚ１〜Ｚ（n −
１）の個々のインピーダンス値を切り替えることによっ
て、直列接続されたこれらのインピーダンス素子Ｚ１〜
Ｚ（n −１）の合成インピーダンス値を増加し、該待機
モード時における消費電力を低減するものであってもよ
い。
によるその電圧分割回路１０内の回路構成の切替えを、
本発明は具体的に限定するものではない。該回路構成の
切替えは、前記待機モード時に、その複数の前記インピ
ーダンス素子Ｚ１〜Ｚ（n −１）に係る消費電力を零と
するものであってもよく、その消費電力を低減するもの
であってもよい。例えば、複数の前記インピーダンス素
子に流れる電流を、前記待機モード時に零とするべく、
前記基準電圧ＶＳから直列接続されたこれら複数の前記
インピーダンス素子Ｚ１〜Ｚ（n −１）の電流経路を遮
断するものであってもよい。あるいは、前記待機モード
時に、複数の前記インピーダンス素子Ｚ１〜Ｚ（n −
１）の個々のインピーダンス値を切り替えることによっ
て、直列接続されたこれらのインピーダンス素子Ｚ１〜
Ｚ（n −１）の合成インピーダンス値を増加し、該待機
モード時における消費電力を低減するものであってもよ
い。
【００２４】
【実施例】以下、図を用いて本発明の実施例を詳細に説
明する。
明する。
【００２５】図２は、本発明が適用された第１実施例〜
第６実施例のフラッシュ型Ａ／Ｄコンバータの構成を示
すブロック図である。
第６実施例のフラッシュ型Ａ／Ｄコンバータの構成を示
すブロック図である。
【００２６】この図２に示されるように、前記第１実施
例〜第６実施例のフラッシュ型Ａ／Ｄコンバータは、基
準電圧発生回路２０と、電圧分割回路１０と、コンパレ
ータ群２２と、デコーダ２４とにより構成されている。
これら第１実施例〜第６実施例は、前記電圧分割回路１
０のみが異なるものであって、他の部分は互いに同一と
なっている。
例〜第６実施例のフラッシュ型Ａ／Ｄコンバータは、基
準電圧発生回路２０と、電圧分割回路１０と、コンパレ
ータ群２２と、デコーダ２４とにより構成されている。
これら第１実施例〜第６実施例は、前記電圧分割回路１
０のみが異なるものであって、他の部分は互いに同一と
なっている。
【００２７】この図２に示されるフラッシュ型Ａ／Ｄコ
ンバータは、入力されるアナログ入力ＡinをＡ／Ｄ変換
し、デジタル出力Ｄout として出力する。前記アナログ
入力Ａinの下限値をＡmin とし、上限値をＡmax とし、
これら下限値Ａmin から上限値Ａmax までをフルスケー
ルと称する。本フラッシュ型Ａ／Ｄコンバータは、前記
フルスケールをn 等分した離散値のデジタル値をm 桁の
２進数にデコードした、前記デジタル出力Ｄout を出力
するものである。これらm 及びn に関して、次式のよう
に表わすことができる。
ンバータは、入力されるアナログ入力ＡinをＡ／Ｄ変換
し、デジタル出力Ｄout として出力する。前記アナログ
入力Ａinの下限値をＡmin とし、上限値をＡmax とし、
これら下限値Ａmin から上限値Ａmax までをフルスケー
ルと称する。本フラッシュ型Ａ／Ｄコンバータは、前記
フルスケールをn 等分した離散値のデジタル値をm 桁の
２進数にデコードした、前記デジタル出力Ｄout を出力
するものである。これらm 及びn に関して、次式のよう
に表わすことができる。
【００２８】２(m-1) ＜n ≦２m −１ …（１）
【００２９】例えばm が８であれば（８ビットＡ／Ｄコ
ンバータ）であれば、n は１２９以上２５５以下とな
る。
ンバータ）であれば、n は１２９以上２５５以下とな
る。
【００３０】前記基準電圧発生回路２０は、前記上限値
Ａmax に対応する所定の基準電圧ＶＳを発生し、前記電
圧分割回路１０へと出力する。具体的には、該基準電圧
ＶＳは、前記上限値Ａmax に対して、前記電圧分割回路
１０でのロス電圧分を加算したものである。
Ａmax に対応する所定の基準電圧ＶＳを発生し、前記電
圧分割回路１０へと出力する。具体的には、該基準電圧
ＶＳは、前記上限値Ａmax に対して、前記電圧分割回路
１０でのロス電圧分を加算したものである。
【００３１】前記電圧分割回路１０は、特に本発明が適
用された部分であり、直列接続された複数のインピーダ
ンス素子の最両端に前記基準電圧ＶＳを印加し、前記イ
ンピーダンス素子の各直列接続点から前記n 個の参照電
圧Ｖ１〜Ｖn を得る。これら参照電圧Ｖ１〜Ｖn は、前
記下限値Ａmin から前記上限値Ａmax までの電圧を前記
n で等分した各電圧値となる。前記参照電圧Ｖ１は前記
下限値Ａmin に対応しており、前記参照電圧Ｖn は前記
上限値Ａmax に対応している。なお、該電圧分割回路１
０においては、本発明が適用され、消費電力の低減が図
られている。
用された部分であり、直列接続された複数のインピーダ
ンス素子の最両端に前記基準電圧ＶＳを印加し、前記イ
ンピーダンス素子の各直列接続点から前記n 個の参照電
圧Ｖ１〜Ｖn を得る。これら参照電圧Ｖ１〜Ｖn は、前
記下限値Ａmin から前記上限値Ａmax までの電圧を前記
n で等分した各電圧値となる。前記参照電圧Ｖ１は前記
下限値Ａmin に対応しており、前記参照電圧Ｖn は前記
上限値Ａmax に対応している。なお、該電圧分割回路１
０においては、本発明が適用され、消費電力の低減が図
られている。
【００３２】前記コンパレータ群２２は、n 個のチョッ
パ型コンパレータＣＰ１〜ＣＰn にて構成されている。
これらチョッパ型コンパレータＣＰ１〜ＣＰn それぞれ
には、前記アナログ入力Ａinが入力されている。又、こ
れらチョッパ型コンパレータＣＰ１〜ＣＰn は、それぞ
れ対応する前記参照電圧Ｖ１〜Ｖn が入力されており、
前記アナログ入力Ａinとの比較を行う。該コンパレータ
群２２からは、前記チョッパ型コンパレータＣＰ１〜Ｃ
Ｐn から独立して出力されるn 個の出力ＯＵＴ１〜ＯＵ
Ｔn が出力され、これらは前記デコーダ２４へと入力さ
れる。それぞれの前記チョッパ型コンパレータＣＰ１〜
ＣＰn は、それぞれに入力されている対応する前記参照
電圧Ｖ１〜Ｖn と、前記アナログ入力Ａinとの大小関係
に従って、その出力ＯＵＴ１〜ＯＵＴn がＨ状態又はＬ
状態となる。
パ型コンパレータＣＰ１〜ＣＰn にて構成されている。
これらチョッパ型コンパレータＣＰ１〜ＣＰn それぞれ
には、前記アナログ入力Ａinが入力されている。又、こ
れらチョッパ型コンパレータＣＰ１〜ＣＰn は、それぞ
れ対応する前記参照電圧Ｖ１〜Ｖn が入力されており、
前記アナログ入力Ａinとの比較を行う。該コンパレータ
群２２からは、前記チョッパ型コンパレータＣＰ１〜Ｃ
Ｐn から独立して出力されるn 個の出力ＯＵＴ１〜ＯＵ
Ｔn が出力され、これらは前記デコーダ２４へと入力さ
れる。それぞれの前記チョッパ型コンパレータＣＰ１〜
ＣＰn は、それぞれに入力されている対応する前記参照
電圧Ｖ１〜Ｖn と、前記アナログ入力Ａinとの大小関係
に従って、その出力ＯＵＴ１〜ＯＵＴn がＨ状態又はＬ
状態となる。
【００３３】前記デコーダ２４は、入力される前記n 本
の前記出力ＯＵＴ１〜ＯＵＴn を、m ビットのデジタル
出力Ｄout へとデコードする。
の前記出力ＯＵＴ１〜ＯＵＴn を、m ビットのデジタル
出力Ｄout へとデコードする。
【００３４】図３は、前記第１実施例の前記電圧分割回
路の回路図である。
路の回路図である。
【００３５】この図３に示されるように、前記第１実施
例の前記電圧分割回路１０では、直列接続された合計
（n −１）個のインピーダンス素子Ｚ１〜Ｚ（n −１）
の最両端に、スイッチＳＷ１及びＳＷ２を介して前記基
準電圧ＶＳが印加されている。
例の前記電圧分割回路１０では、直列接続された合計
（n −１）個のインピーダンス素子Ｚ１〜Ｚ（n −１）
の最両端に、スイッチＳＷ１及びＳＷ２を介して前記基
準電圧ＶＳが印加されている。
【００３６】本第１実施例の電圧分割回路１０において
は、前記スイッチＳＷ１及びＳＷ２にて、前記待機モー
ドと前記参照電圧発生モードとが切り替えられる。即
ち、前記スイッチＳＷ１及びＳＷ２において、それぞれ
の接点c がそれぞれの接点a へと切り替えられることに
より、前記待機モードとなる。又、それぞれの接点c が
それぞれの接点b へと切り替えられることにより、前記
参照電圧発生モードとなる。前記待機モードでは、前記
基準電圧ＶＳは前記インピーダンス素子Ｚ１〜Ｚ（n −
１）には印加されず、その消費電力は零となる。一方、
前記参照電圧発生モードにおいては、前記基準電圧ＶＳ
は前記インピーダンス素子Ｚ１〜Ｚ（n −１）へと印加
され、所望の特性が確保された前記参照電圧Ｖ１〜Ｖn
を得ることができる。
は、前記スイッチＳＷ１及びＳＷ２にて、前記待機モー
ドと前記参照電圧発生モードとが切り替えられる。即
ち、前記スイッチＳＷ１及びＳＷ２において、それぞれ
の接点c がそれぞれの接点a へと切り替えられることに
より、前記待機モードとなる。又、それぞれの接点c が
それぞれの接点b へと切り替えられることにより、前記
参照電圧発生モードとなる。前記待機モードでは、前記
基準電圧ＶＳは前記インピーダンス素子Ｚ１〜Ｚ（n −
１）には印加されず、その消費電力は零となる。一方、
前記参照電圧発生モードにおいては、前記基準電圧ＶＳ
は前記インピーダンス素子Ｚ１〜Ｚ（n −１）へと印加
され、所望の特性が確保された前記参照電圧Ｖ１〜Ｖn
を得ることができる。
【００３７】図４〜図７は、前記第１実施例の前記電圧
分割回路に用いられるインピーダンス素子を示す回路図
である。
分割回路に用いられるインピーダンス素子を示す回路図
である。
【００３８】前記図４においては、前記インピーダンス
素子Ｚ１〜Ｚ（n−１）の１つ、即ちインピーダンス素
子Ｚiは、抵抗Ｒiとなっている。前記図５においては、
前記インピーダンス素子Ｚiは、コンデンサＣiとなって
いる。前記図６においては、前記インピーダンス素子Ｚ
iは、ＮチャネルＭＯＳトランジスタＴＮiとなってい
る。前記図７においては、前記インピーダンス素子Ｚi
は、ＰチャネルＭＯＳトランジスタＴＰiとなってい
る。前記ＮチャネルＭＯＳトランジスタＴＮiのゲート
はそのドレインに接続され、前記ＰチャネルＭＯＳトラ
ンジスタＴＰiのゲートはそのドレインに接続され、こ
れらはいずれもＭＯＳダイオードとして動作するように
なっている。これらはいずれも、印加される電圧が零と
なり、それぞれの閾値電圧以下の電圧となると、これに
伴ってオフとなる。
素子Ｚ１〜Ｚ（n−１）の１つ、即ちインピーダンス素
子Ｚiは、抵抗Ｒiとなっている。前記図５においては、
前記インピーダンス素子Ｚiは、コンデンサＣiとなって
いる。前記図６においては、前記インピーダンス素子Ｚ
iは、ＮチャネルＭＯＳトランジスタＴＮiとなってい
る。前記図７においては、前記インピーダンス素子Ｚi
は、ＰチャネルＭＯＳトランジスタＴＰiとなってい
る。前記ＮチャネルＭＯＳトランジスタＴＮiのゲート
はそのドレインに接続され、前記ＰチャネルＭＯＳトラ
ンジスタＴＰiのゲートはそのドレインに接続され、こ
れらはいずれもＭＯＳダイオードとして動作するように
なっている。これらはいずれも、印加される電圧が零と
なり、それぞれの閾値電圧以下の電圧となると、これに
伴ってオフとなる。
【００３９】本第１実施例においては、前記図４〜図７
のいずれか１つの前記インピーダンス素子Ｚi を、合計
（n −１）個の前記インピーダンス素子Ｚ１〜Ｚ（n −
１）へと、全てに用いることによって、前記基準電圧Ｖ
Ｓを前記参照電圧Ｖ１〜Ｖnへと分割することができ
る。
のいずれか１つの前記インピーダンス素子Ｚi を、合計
（n −１）個の前記インピーダンス素子Ｚ１〜Ｚ（n −
１）へと、全てに用いることによって、前記基準電圧Ｖ
Ｓを前記参照電圧Ｖ１〜Ｖnへと分割することができ
る。
【００４０】図８は、前記第２実施例の電圧分割回路の
回路図である。
回路図である。
【００４１】この図８に示される、前記第２実施例の電
圧分割回路１０は、合計（n −１）個のＮチャネルＭＯ
ＳトランジスタＴ１〜Ｔ（n −１）が、それぞれのソー
ス及びドレインに関して直列接続されている。又、この
ように直列接続されたものの最両端には、前記基準電圧
ＶＳが印加されている。前記ＮチャネルＭＯＳトランジ
スタＴ１のゲートにはスイッチＳＷ３が接続されてい
る。前記ＮチャネルＭＯＳトランジスタＴ（n −１）の
ゲートには、スイッチＳＷ４が接続されている。
圧分割回路１０は、合計（n −１）個のＮチャネルＭＯ
ＳトランジスタＴ１〜Ｔ（n −１）が、それぞれのソー
ス及びドレインに関して直列接続されている。又、この
ように直列接続されたものの最両端には、前記基準電圧
ＶＳが印加されている。前記ＮチャネルＭＯＳトランジ
スタＴ１のゲートにはスイッチＳＷ３が接続されてい
る。前記ＮチャネルＭＯＳトランジスタＴ（n −１）の
ゲートには、スイッチＳＷ４が接続されている。
【００４２】前記参照電圧発生モードのときには、前記
スイッチＳＷ３及びＳＷ４は、いずれも、その接点c が
その接点b へと接続される。一方、前記待機モードのと
きには、前記スイッチＳＷ３及びＳＷ４は、いずれも、
その接点c がその接点a へと接続される。前記参照電圧
発生モード時には、前記基準電圧ＶＳは、前記Ｎチャネ
ルＭＯＳトランジスタＴ１〜Ｔ（n −１）の直列接続さ
れたものに印加され、所望の特性が確保された前記参照
電圧Ｖ１〜Ｖn を得ることができる。
スイッチＳＷ３及びＳＷ４は、いずれも、その接点c が
その接点b へと接続される。一方、前記待機モードのと
きには、前記スイッチＳＷ３及びＳＷ４は、いずれも、
その接点c がその接点a へと接続される。前記参照電圧
発生モード時には、前記基準電圧ＶＳは、前記Ｎチャネ
ルＭＯＳトランジスタＴ１〜Ｔ（n −１）の直列接続さ
れたものに印加され、所望の特性が確保された前記参照
電圧Ｖ１〜Ｖn を得ることができる。
【００４３】一方、前記待機モード時には、前記スイッ
チＳＷ３及びＳＷ４を切り替えることによって、前記Ｎ
チャネルＭＯＳトランジスタＴ１及びＴ（n−１）はい
ずれもオフとなる。これによって、直列接続された前記
ＮチャネルＭＯＳトランジスタＴ１〜Ｔ（n−１）に係
る前記基準電圧ＶＳによる消費電力がほぼ零となる。
又、前記ＮチャネルＭＯＳトランジスタＴ１及びＴ（n
−１）がオフとなると、前記ＮチャネルＭＯＳトランジ
スタＴ２〜Ｔ（n−２）に印加される電圧は零となり、
これに伴って、これらＮチャネルＭＯＳトランジスタＴ
２〜Ｔ（n−２）もオフとなる。これは、それぞれの閾
値電圧以下の電圧となるためである。これらＮチャネル
ＭＯＳトランジスタＴ２〜Ｔ（n−２）はいずれも、前
述の図６の前記ＮチャネルＭＯＳトランジスタＴＮi
や、図７の前記ＰチャネルＭＯＳトランジスタＴＰiと
同様に、そのゲートはそのドレインに接続され、ＭＯＳ
ダイオードとして動作するようになっている。
チＳＷ３及びＳＷ４を切り替えることによって、前記Ｎ
チャネルＭＯＳトランジスタＴ１及びＴ（n−１）はい
ずれもオフとなる。これによって、直列接続された前記
ＮチャネルＭＯＳトランジスタＴ１〜Ｔ（n−１）に係
る前記基準電圧ＶＳによる消費電力がほぼ零となる。
又、前記ＮチャネルＭＯＳトランジスタＴ１及びＴ（n
−１）がオフとなると、前記ＮチャネルＭＯＳトランジ
スタＴ２〜Ｔ（n−２）に印加される電圧は零となり、
これに伴って、これらＮチャネルＭＯＳトランジスタＴ
２〜Ｔ（n−２）もオフとなる。これは、それぞれの閾
値電圧以下の電圧となるためである。これらＮチャネル
ＭＯＳトランジスタＴ２〜Ｔ（n−２）はいずれも、前
述の図６の前記ＮチャネルＭＯＳトランジスタＴＮi
や、図７の前記ＰチャネルＭＯＳトランジスタＴＰiと
同様に、そのゲートはそのドレインに接続され、ＭＯＳ
ダイオードとして動作するようになっている。
【００４４】従って、前記待機モードにおいて、このよ
うに前記ＮチャネルＭＯＳトランジスタＴ１〜Ｔ（n −
１）全てがオフとなることにより、それぞれの直列接続
点での浮游容量によって、前記基準電圧ＶＳによる電流
が供給されないにも拘らず、蓄えられた電荷によって前
記参照電圧Ｖ１〜Ｖn をある程度確保することが可能で
ある。
うに前記ＮチャネルＭＯＳトランジスタＴ１〜Ｔ（n −
１）全てがオフとなることにより、それぞれの直列接続
点での浮游容量によって、前記基準電圧ＶＳによる電流
が供給されないにも拘らず、蓄えられた電荷によって前
記参照電圧Ｖ１〜Ｖn をある程度確保することが可能で
ある。
【００４５】図９は、前記第３実施例の電圧分割回路の
回路図である。
回路図である。
【００４６】この図９に示される前記第３実施例の電圧
分割回路１０は、合計（n −１）個の抵抗Ｒ１〜Ｒ（n
−１）が直列接続され、前記基準電圧ＶＳが印加されて
いる。又、これら抵抗Ｒ１〜Ｒ（n −１）それぞれに
は、対応するＮチャネルＭＯＳトランジスタＴ１〜Ｔ
（n −１）が並列に接続されている。又、このような並
列接続点には、対応するスイッチング素子ＴＳ１〜ＴＳ
（n −２）が接続されている。前記ＮチャネルＭＯＳト
ランジスタＴ（n −１）のゲートには、スイッチＳＷ５
が接続されている。前記スイッチング素子ＴＳ（n −
２）のゲートにはスイッチＳＷ６が接続されている。
分割回路１０は、合計（n −１）個の抵抗Ｒ１〜Ｒ（n
−１）が直列接続され、前記基準電圧ＶＳが印加されて
いる。又、これら抵抗Ｒ１〜Ｒ（n −１）それぞれに
は、対応するＮチャネルＭＯＳトランジスタＴ１〜Ｔ
（n −１）が並列に接続されている。又、このような並
列接続点には、対応するスイッチング素子ＴＳ１〜ＴＳ
（n −２）が接続されている。前記ＮチャネルＭＯＳト
ランジスタＴ（n −１）のゲートには、スイッチＳＷ５
が接続されている。前記スイッチング素子ＴＳ（n −
２）のゲートにはスイッチＳＷ６が接続されている。
【００４７】前記待機モード時には、前記スイッチＳＷ
５及びＳＷ６は、いずれも、その接点c がその接点a に
接続される。これによって、前記ＮチャネルＭＯＳトラ
ンジスタＴ（n −１）はオフとなり、又、前記スイッチ
ング素子ＴＳ１〜ＴＳ（n −２）も全てオフとなる。従
って、該待機モード時には、前記抵抗素子Ｒ１〜Ｒ（n
−１）それぞれに対する前記ＮチャネルＭＯＳトランジ
スタＴ１〜Ｔ（n −１）の接続がオフとなり、前記基準
電圧ＶＳから流れる電流が減少され、消費電力の低減を
図ることができる。
５及びＳＷ６は、いずれも、その接点c がその接点a に
接続される。これによって、前記ＮチャネルＭＯＳトラ
ンジスタＴ（n −１）はオフとなり、又、前記スイッチ
ング素子ＴＳ１〜ＴＳ（n −２）も全てオフとなる。従
って、該待機モード時には、前記抵抗素子Ｒ１〜Ｒ（n
−１）それぞれに対する前記ＮチャネルＭＯＳトランジ
スタＴ１〜Ｔ（n −１）の接続がオフとなり、前記基準
電圧ＶＳから流れる電流が減少され、消費電力の低減を
図ることができる。
【００４８】一方、前記参照電圧発生モード時には、前
記スイッチＳＷ５及びＳＷ６は、いずれも、その接点c
がその接点b に切り替えられ、前記ＮチャネルＭＯＳト
ランジスタＴ（n −１）はオンとなり、又、前記スイッ
チング素子ＴＳ１〜ＴＳ（n−２）もオンとなる。従っ
て、前記基準電圧ＶＳは、前記抵抗Ｒ１〜Ｒ（n −１）
に対して対応する前記ＮチャネルＭＯＳトランジスタＴ
１〜Ｔ（n −１）が並列されたもので分割され、比較的
抵抗値の低いインピーダンスにて分割されることにな
る。従って、得られる前記参照電圧Ｖ１〜Ｖn の安定度
は向上される。
記スイッチＳＷ５及びＳＷ６は、いずれも、その接点c
がその接点b に切り替えられ、前記ＮチャネルＭＯＳト
ランジスタＴ（n −１）はオンとなり、又、前記スイッ
チング素子ＴＳ１〜ＴＳ（n−２）もオンとなる。従っ
て、前記基準電圧ＶＳは、前記抵抗Ｒ１〜Ｒ（n −１）
に対して対応する前記ＮチャネルＭＯＳトランジスタＴ
１〜Ｔ（n −１）が並列されたもので分割され、比較的
抵抗値の低いインピーダンスにて分割されることにな
る。従って、得られる前記参照電圧Ｖ１〜Ｖn の安定度
は向上される。
【００４９】以上説明した通り、本第３実施例において
は、前記参照電圧発生モード時には、安定度などの特性
が確保された前記参照電圧Ｖ１〜Ｖn が得られると共
に、前記待機モード時にはその消費電力が減少されなが
らも、ある程度の特性が確保された前記参照電圧Ｖ１〜
Ｖn を得ることができる。従って、本第３実施例によれ
ば、前記待機モード時にも前記参照電圧Ｖ１〜Ｖn があ
る程度確保されているので、前記参照電圧発生モードへ
の切り替わり時において、前記参照電圧Ｖ１〜Ｖn が安
定する立上り特性を良好にすることが可能である。
は、前記参照電圧発生モード時には、安定度などの特性
が確保された前記参照電圧Ｖ１〜Ｖn が得られると共
に、前記待機モード時にはその消費電力が減少されなが
らも、ある程度の特性が確保された前記参照電圧Ｖ１〜
Ｖn を得ることができる。従って、本第３実施例によれ
ば、前記待機モード時にも前記参照電圧Ｖ１〜Ｖn があ
る程度確保されているので、前記参照電圧発生モードへ
の切り替わり時において、前記参照電圧Ｖ１〜Ｖn が安
定する立上り特性を良好にすることが可能である。
【００５０】図１０は、前記第４実施例の前記電圧分割
回路の回路図である。
回路の回路図である。
【００５１】この図１０に示される前記第４実施例の前
記電圧分割回路１０は、前記図９に示された前記第３実
施例のものの変形である。即ち、前記図９の前記第３実
施例のものの前記抵抗Ｒ１〜Ｒ（n −１）２個ずつに対
して、前記ＮチャネルＭＯＳトランジスタＴ１〜Ｔ（n
−１）に対応するものが１つと、前記スイッチング素子
ＴＳ１〜ＴＳ（n −２）に対応するものが１つ接続され
るようになっている。即ち、この図１０の前記第４実施
例では、用いられるＮチャネルＭＯＳトランジスタＴ２
〜Ｔ（n −１）及びスイッチング素子ＴＳ２〜ＴＳ（n
−１）の個数が、いずれも前記第３実施例のものに比
べ、ほぼ半分になっている。
記電圧分割回路１０は、前記図９に示された前記第３実
施例のものの変形である。即ち、前記図９の前記第３実
施例のものの前記抵抗Ｒ１〜Ｒ（n −１）２個ずつに対
して、前記ＮチャネルＭＯＳトランジスタＴ１〜Ｔ（n
−１）に対応するものが１つと、前記スイッチング素子
ＴＳ１〜ＴＳ（n −２）に対応するものが１つ接続され
るようになっている。即ち、この図１０の前記第４実施
例では、用いられるＮチャネルＭＯＳトランジスタＴ２
〜Ｔ（n −１）及びスイッチング素子ＴＳ２〜ＴＳ（n
−１）の個数が、いずれも前記第３実施例のものに比
べ、ほぼ半分になっている。
【００５２】このように、前記第４実施例によれば、前
記第３実施例と同様に、前記待機モード時にもある程度
の特性の前記参照電圧Ｖ１〜Ｖn を確保できると共に、
前記第３実施例に比べ、用いられる素子数を減少するこ
とができ、集積度の向上などを図ることが可能である。
記第３実施例と同様に、前記待機モード時にもある程度
の特性の前記参照電圧Ｖ１〜Ｖn を確保できると共に、
前記第３実施例に比べ、用いられる素子数を減少するこ
とができ、集積度の向上などを図ることが可能である。
【００５３】図１１は、前記第５実施例の前記電圧分割
回路の回路図である。
回路の回路図である。
【００５４】この図１１に示される前記第５実施例の前
記電圧分割回路１０は、前記図９の前記第３実施例の前
記抵抗Ｒ１〜Ｒ（n −１）がコンデンサＣ１〜Ｃ（n −
１）に置き換えられたものである。
記電圧分割回路１０は、前記図９の前記第３実施例の前
記抵抗Ｒ１〜Ｒ（n −１）がコンデンサＣ１〜Ｃ（n −
１）に置き換えられたものである。
【００５５】本第５実施例によれば、前記参照電圧発生
モード時には、前記コンデンサＣ１〜Ｃ（n −１）それ
ぞれに、対応する前記ＮチャネルＭＯＳトランジスタＴ
１〜Ｔ（n −１）が並列に接続され、所望の特性が確保
された前記参照電圧Ｖ１〜Ｖn を得ることができる。一
方、前記待機モード時には、前記参照電圧発生モード時
に前記コンデンサＣ１〜Ｃ（n −１）それぞれに蓄えら
れた電荷によって、前記参照電圧Ｖ１〜Ｖn がある程度
確保される。従って、前記待機モードから前記参照電圧
発生モードへの切り替わり時での、前記参照電圧Ｖ１〜
Ｖn の立上りを改善することができる。
モード時には、前記コンデンサＣ１〜Ｃ（n −１）それ
ぞれに、対応する前記ＮチャネルＭＯＳトランジスタＴ
１〜Ｔ（n −１）が並列に接続され、所望の特性が確保
された前記参照電圧Ｖ１〜Ｖn を得ることができる。一
方、前記待機モード時には、前記参照電圧発生モード時
に前記コンデンサＣ１〜Ｃ（n −１）それぞれに蓄えら
れた電荷によって、前記参照電圧Ｖ１〜Ｖn がある程度
確保される。従って、前記待機モードから前記参照電圧
発生モードへの切り替わり時での、前記参照電圧Ｖ１〜
Ｖn の立上りを改善することができる。
【００５６】図１２は、前記第６実施例の前記電圧分割
回路の回路図である。
回路の回路図である。
【００５７】この図１２に示される前記第６実施例の前
記電圧分割回路１０は、前記図８に示される前記第２実
施例のものの変形である。即ち、この図１２に示される
本第６実施例では、合計（n −１）個のＭＯＳトランジ
スタのうち、Ｔ１〜Ｔ（n ／２）がＰチャネルＭＯＳト
ランジスタであり、Ｔ（n ／２）〜Ｔ（n −１）がＮチ
ャネルＭＯＳトランジスタとなっている。又、前記基準
電圧ＶＳによって印加される電圧は、前記ＮチャネルＭ
ＯＳトランジスタＴ（n −１）側よりも前記Ｐチャネル
ＭＯＳトランジスタＴ１側が低くなっている。
記電圧分割回路１０は、前記図８に示される前記第２実
施例のものの変形である。即ち、この図１２に示される
本第６実施例では、合計（n −１）個のＭＯＳトランジ
スタのうち、Ｔ１〜Ｔ（n ／２）がＰチャネルＭＯＳト
ランジスタであり、Ｔ（n ／２）〜Ｔ（n −１）がＮチ
ャネルＭＯＳトランジスタとなっている。又、前記基準
電圧ＶＳによって印加される電圧は、前記ＮチャネルＭ
ＯＳトランジスタＴ（n −１）側よりも前記Ｐチャネル
ＭＯＳトランジスタＴ１側が低くなっている。
【００５８】このような本第６実施例によれば、電圧が
低い側のＭＯＳトランジスタはＰチャネルＭＯＳトラン
ジスタとされることにより、低い電圧にも拘らず電圧が
印加されたときのオン状態を安定にすることができる。
低い側のＭＯＳトランジスタはＰチャネルＭＯＳトラン
ジスタとされることにより、低い電圧にも拘らず電圧が
印加されたときのオン状態を安定にすることができる。
【００５９】図１３は、前記第１実施例〜第６実施例の
フラッシュ型Ａ／Ｄコンバータの前記コンパレータ群及
び前記デコーダに関する回路図である。
フラッシュ型Ａ／Ｄコンバータの前記コンパレータ群及
び前記デコーダに関する回路図である。
【００６０】この図１３に示されるように、前記コンパ
レータ群２２は、合計n 個のチョッパ型コンパレータＣ
Ｐ１〜ＣＰn と、これらチョッパ型コンパレータＣＰ１
〜ＣＰn それぞれに接続されるスイッチＳＷＩ１〜ＳＷ
Ｉn 及びＳＷＲ１〜ＳＷＲnによって構成されている。
又、前記チョッパ型コンパレータＣＰ１〜ＣＰn それぞ
れの出力ＯＵＴ１〜ＯＵＴn は、独立して前記デコーダ
２４へと入力されている。又、前記チョッパ型コンパレ
ータＣＰ１〜ＣＰn には、それぞれ前記アナグ入力Ａin
が入力される。更に、これらチョッパ型コンパレータＣ
Ｐ１〜ＣＰn には、それぞれ対応する前記参照電圧Ｖ１
〜Ｖn が入力される。
レータ群２２は、合計n 個のチョッパ型コンパレータＣ
Ｐ１〜ＣＰn と、これらチョッパ型コンパレータＣＰ１
〜ＣＰn それぞれに接続されるスイッチＳＷＩ１〜ＳＷ
Ｉn 及びＳＷＲ１〜ＳＷＲnによって構成されている。
又、前記チョッパ型コンパレータＣＰ１〜ＣＰn それぞ
れの出力ＯＵＴ１〜ＯＵＴn は、独立して前記デコーダ
２４へと入力されている。又、前記チョッパ型コンパレ
ータＣＰ１〜ＣＰn には、それぞれ前記アナグ入力Ａin
が入力される。更に、これらチョッパ型コンパレータＣ
Ｐ１〜ＣＰn には、それぞれ対応する前記参照電圧Ｖ１
〜Ｖn が入力される。
【００６１】図１４は、前記第１実施例〜第６実施例の
フラッシュ型Ａ／Ｄコンバータに用いられるチョッパ型
コンパレータの回路図である。
フラッシュ型Ａ／Ｄコンバータに用いられるチョッパ型
コンパレータの回路図である。
【００６２】この図１４に示されるように、該チョッパ
型コンパレータＣＰi は、前記チョッパ型コンパレータ
ＣＰ１〜ＣＰn のうちの１つ分である。該チョッパ型コ
ンパレータＣＰi は、ＣＭＯＳ（complementary metal
oxide semiconductor ）インバータＣＰai及びＣＰbi
と、コンデンサＣ１i 及びＣ２i と、スイッチＳＷＣai
及びＳＷＣbiとにより構成されている。又、該チョッパ
型コンパレータＣＰi の入力には、スイッチＳＷＩi と
ＳＷＲi とが接続されている。該スイッチＳＷＩi に
は、Ａ／Ｄ変換対象となるアナログ入力Ａinが接続され
ている。一方、前記スイッチＳＷＲi には、前記参照電
圧Ｖ１〜Ｖn の対応するいずれか１つが入力されてい
る。
型コンパレータＣＰi は、前記チョッパ型コンパレータ
ＣＰ１〜ＣＰn のうちの１つ分である。該チョッパ型コ
ンパレータＣＰi は、ＣＭＯＳ（complementary metal
oxide semiconductor ）インバータＣＰai及びＣＰbi
と、コンデンサＣ１i 及びＣ２i と、スイッチＳＷＣai
及びＳＷＣbiとにより構成されている。又、該チョッパ
型コンパレータＣＰi の入力には、スイッチＳＷＩi と
ＳＷＲi とが接続されている。該スイッチＳＷＩi に
は、Ａ／Ｄ変換対象となるアナログ入力Ａinが接続され
ている。一方、前記スイッチＳＷＲi には、前記参照電
圧Ｖ１〜Ｖn の対応するいずれか１つが入力されてい
る。
【００６３】該チョッパ型コンパレータＣＰi におい
て、２つの電圧の比較、即ち、前記アナログ入力Ａinと
前記参照電圧Ｖi との大小関係の比較を行う際には、ま
ず、一方の電圧を当該チョッパ型コンパレータＣＰi の
入力へと入力し、前記スイッチＳＷＣai及び前記スイッ
チＳＷＣbiをいずれもオンにする。これにより、このと
き入力された電圧に対応する電荷が、前記コンデンサＣ
１i 及び前記コンデンサＣ２i へと蓄えられる。
て、２つの電圧の比較、即ち、前記アナログ入力Ａinと
前記参照電圧Ｖi との大小関係の比較を行う際には、ま
ず、一方の電圧を当該チョッパ型コンパレータＣＰi の
入力へと入力し、前記スイッチＳＷＣai及び前記スイッ
チＳＷＣbiをいずれもオンにする。これにより、このと
き入力された電圧に対応する電荷が、前記コンデンサＣ
１i 及び前記コンデンサＣ２i へと蓄えられる。
【００６４】この後、前記スイッチＳＷＣai及び前記ス
イッチＳＷＣbiのいずれもオフとして、当該チョッパ型
コンパレータＣＰi の入力へと、比較される他方の電圧
を入力する。このとき、当該チョッパ型コンパレータＣ
Ｐi の出力は、比較対象となる２つの電圧の差の正負に
従ったものとなる。
イッチＳＷＣbiのいずれもオフとして、当該チョッパ型
コンパレータＣＰi の入力へと、比較される他方の電圧
を入力する。このとき、当該チョッパ型コンパレータＣ
Ｐi の出力は、比較対象となる２つの電圧の差の正負に
従ったものとなる。
【００６５】図１５は、前記第１実施例〜第６実施例の
うち、特に前記第３実施例を一例としたフラッシュ型Ａ
／Ｄコンバータの動作を示すタイムチャートである。
うち、特に前記第３実施例を一例としたフラッシュ型Ａ
／Ｄコンバータの動作を示すタイムチャートである。
【００６６】この図１５において、まず時刻 t1 におい
ては、前記電圧分割回路１０を待機モードとするべく、
前記スイッチＳＷ５及びＳＷ６をいずれもオフとする。
この後、前記スイッチＳＷＩi をオンとし、前記スイッ
チＳＷＲi をオフとし、前記チョッパ型コンパレータＣ
Ｐi へと前記アナログ入力Ａinを入力する。このとき、
前記スイッチＳＷＣai及びＳＷＣbiは共にオンとし、前
記アナログ入力Ａinの電圧値に対応する電荷を、前記コ
ンデンサＣ１i 及びＣ２i へと蓄える。これらコンデン
サＣ１i 及びＣ２i に電荷が蓄えられた所定時間後、前
記スイッチＳＷＣai及びＳＷＣbiをいずれもオフとする
と共に、前記スイッチＳＷＩi をもオフとする。
ては、前記電圧分割回路１０を待機モードとするべく、
前記スイッチＳＷ５及びＳＷ６をいずれもオフとする。
この後、前記スイッチＳＷＩi をオンとし、前記スイッ
チＳＷＲi をオフとし、前記チョッパ型コンパレータＣ
Ｐi へと前記アナログ入力Ａinを入力する。このとき、
前記スイッチＳＷＣai及びＳＷＣbiは共にオンとし、前
記アナログ入力Ａinの電圧値に対応する電荷を、前記コ
ンデンサＣ１i 及びＣ２i へと蓄える。これらコンデン
サＣ１i 及びＣ２i に電荷が蓄えられた所定時間後、前
記スイッチＳＷＣai及びＳＷＣbiをいずれもオフとする
と共に、前記スイッチＳＷＩi をもオフとする。
【００６７】次に、時刻 t2 では、前記電圧分割回路１
０を前記参照電圧発生モードに切り替えるべく、前記ス
イッチＳＷ５及びＳＷ６をいずれもオンとする。この
後、前記スイッチＳＷＲi をオンとすることにより、対
応する前記参照電圧Ｖi を当該チョッパ型コンパレータ
ＣＰi に入力する。該参照電圧Ｖi が入力されると、当
該チョッパ型コンパレータＣＰi は、前記アナログ入力
Ａinと前記参照電圧Ｖiとの差の値の正負に対応する、
前記出力ＯＵＴi の出力を行う。
０を前記参照電圧発生モードに切り替えるべく、前記ス
イッチＳＷ５及びＳＷ６をいずれもオンとする。この
後、前記スイッチＳＷＲi をオンとすることにより、対
応する前記参照電圧Ｖi を当該チョッパ型コンパレータ
ＣＰi に入力する。該参照電圧Ｖi が入力されると、当
該チョッパ型コンパレータＣＰi は、前記アナログ入力
Ａinと前記参照電圧Ｖiとの差の値の正負に対応する、
前記出力ＯＵＴi の出力を行う。
【００６８】又、時刻 t3 以降についても、前記時刻 t
1 からの動作と同様の動作を繰り返す。
1 からの動作と同様の動作を繰り返す。
【００６９】以上説明した通り、前記第１実施例〜第６
実施例においては、前記アナログ入力Ａinの入力時には
前記参照電圧Ｖ１〜Ｖn を用いないので、本発明を適用
して前記電圧分割回路１０の消費電力を減少させること
ができる。従って、これら実施例のフラッシュ型Ａ／Ｄ
コンバータによれば、その消費電力の低減を図ることが
できるという優れた効果を得ることができる。
実施例においては、前記アナログ入力Ａinの入力時には
前記参照電圧Ｖ１〜Ｖn を用いないので、本発明を適用
して前記電圧分割回路１０の消費電力を減少させること
ができる。従って、これら実施例のフラッシュ型Ａ／Ｄ
コンバータによれば、その消費電力の低減を図ることが
できるという優れた効果を得ることができる。
【００７０】
【発明の効果】以上説明したとおり、本発明によれば、
電圧分割回路の消費電力を低減することができるという
優れた効果を得ることができる。
電圧分割回路の消費電力を低減することができるという
優れた効果を得ることができる。
【図１】本発明の要旨を示すブロック図
【図２】本発明が適用された第１実施例〜第６実施例の
フラッシュ型Ａ／Ｄコンバータの全体構成を示すブロッ
ク図
フラッシュ型Ａ／Ｄコンバータの全体構成を示すブロッ
ク図
【図３】前記第１実施例の電圧分割回路の回路図
【図４】前記第１実施例の前記電圧分割回路のインピー
ダンス素子の第１例の回路図
ダンス素子の第１例の回路図
【図５】前記インピーダンス素子の第２例の回路図
【図６】前記インピーダンス素子の第３例の回路図
【図７】前記インピーダンス素子の第４例の回路図
【図８】前記第２実施例の電圧分割回路の回路図
【図９】前記第３実施例の前記電圧分割回路の回路図
【図１０】前記第４実施例の電圧分割回路の回路図
【図１１】前記第５実施例の電圧分割回路の回路図
【図１２】前記第６実施例の電圧分割回路の回路図
【図１３】前記第１実施例〜第６実施例のコンパレータ
群及びデコーダに関する回路図
群及びデコーダに関する回路図
【図１４】前記コンパレータ群に用いるチョッパ型コン
パレータの回路図
パレータの回路図
【図１５】前記第１実施例〜第６実施例のうち、特に前
記第３実施例の動作を示すタイムチャート
記第３実施例の動作を示すタイムチャート
１０…電圧分割回路 ２０…基準電圧発生回路 ２２…コンパレータ群 ２４…デコーダ Ａin…アナログ入力 ＶＳ…基準電圧 Ｖ１〜Ｖn …参照電圧 Ｚ１〜Ｚ（n −１）…インピーダンス素子 Ｔ１〜Ｔ（n −１）…ＭＯＳトランジスタ ＴＳ１〜ＴＳ（n −２）…スイッチング素子 Ｒ１〜Ｒ（n −１）…抵抗 Ｃ１〜Ｃ（n −１）…コンデンサ ＣＰi …チョッパ型コンパレータ ＣＰai、ＣＰbi…ＣＭＯＳインバータ
Claims (6)
- 【請求項１】直列接続された複数のインピーダンス素子
の最両端に所定電圧の基準電圧を印加し、前記インピー
ダンス素子の各直列接続点から参照電圧を得ることで、
前記基準電圧を複数の前記参照電圧に分割する電圧分割
回路において、 当該電圧分割回路内の消費電力が減少された待機モード
と、前記参照電圧を出力する参照電圧発生モードとを切
り替える動作モード切替部を備え、 前記インピーダンス素子それぞれは、その両端に印加さ
れる電圧が所定閾値電圧以下となると高抵抗となる非線
形素子と、抵抗素子と、前記非線形素子及び前記抵抗素
子を並列に接続するスイッチとから構成され、 前記動作モード切替部が、前記待機モード時には前記ス
イッチにより前記非線形素子及び前記抵抗素子を非接続
とすると共に、前記最両端に挟まれた非線形素子側の合
成インピーダンス値を増加することを特徴とする電圧分
割回路。 - 【請求項２】請求項１において、 前記動作モード切替部が、前記待機モード時には前記ス
イッチにより前記非線形素子及び前記抵抗素子を非接続
とすると共に、前記非線形素子を高抵抗化するよう制御
することを特徴とする電圧分割回路。 - 【請求項３】請求項１において、 前記動作モード切替部が、前記待機モード時には前記ス
イッチにより前記非線形素子及び前記抵抗素子を非接続
とすると共に、前記非線形素子に供給する電流の経路を
遮断することを特徴とする電圧分割回路。 - 【請求項４】請求項１において、 前記インピーダンス素子それぞれが、その両端に印加さ
れる電圧が所定閾値電圧以下となると高抵抗となる非線
形素子と、コンデンサと、前記非線形素子及び前記コン
デンサを並列に接続するスイッチとから構成され、 前記動作モード切替部が、前記待機モード時には前記ス
イッチにより前記非線形素子及び前記コンデンサを非接
続とすると共に、前記非線形素子を高抵抗化するよう制
御することを特徴とする電圧分割回路。 - 【請求項５】請求項４において、 前記動作モード切替部が、前記待機モード時には前記ス
イッチにより前記非線形素子及び前記コンデンサを非接
続とすると共に、前記非線形素子に供給する電流の経路
を遮断することを特徴とする電圧分割回路。 - 【請求項６】請求項１〜５のいずれか１つにおいて、 前記非線形素子が、ＭＯＳトランジスタで形成されてい
ることを特徴とする電圧分割回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30334592A JP3201545B2 (ja) | 1992-11-13 | 1992-11-13 | 電圧分割回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30334592A JP3201545B2 (ja) | 1992-11-13 | 1992-11-13 | 電圧分割回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06152418A JPH06152418A (ja) | 1994-05-31 |
| JP3201545B2 true JP3201545B2 (ja) | 2001-08-20 |
Family
ID=17919860
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30334592A Expired - Fee Related JP3201545B2 (ja) | 1992-11-13 | 1992-11-13 | 電圧分割回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3201545B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008205976A (ja) * | 2007-02-22 | 2008-09-04 | Matsushita Electric Ind Co Ltd | 多値検出回路 |
| JP5674594B2 (ja) | 2010-08-27 | 2015-02-25 | 株式会社半導体エネルギー研究所 | 半導体装置及び半導体装置の駆動方法 |
-
1992
- 1992-11-13 JP JP30334592A patent/JP3201545B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06152418A (ja) | 1994-05-31 |
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