JP2002353811A - Ａ／ｄ変換回路 - Google Patents
Ａ／ｄ変換回路Info
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Abstract
(57)【要約】
【課題】変換精度不良を救済することが可能な逐次比較
形Ａ／Ｄ変換回路を提供する。 【解決手段】Ａ／Ｄ変換回路は、記憶手段１９が第１の
記憶状態に設定されているときには（０１１）を初期値
としてＳＡＲに設定して逐次変換を行い、記憶手段１９
が第２の記憶状態に設定されているときには（１００）
を初期値としてＳＡＲに設定して逐次変換を行う。最初
に記憶手段１９を第１の記憶状態としてＡ／Ｄ変換精度
をテストし、不良であった場合には記憶手段１９を第２
の記憶状態として再テストする。変換精度不良がスイッ
チＳ０〜Ｓ７の導通不良に起因するものであれば、期待
できる本来の精度に比較して部分的に１ＬＳＢ程度悪化
した変換精度に改善でき、救済できるので歩留まりが向
上する。
形Ａ／Ｄ変換回路を提供する。 【解決手段】Ａ／Ｄ変換回路は、記憶手段１９が第１の
記憶状態に設定されているときには（０１１）を初期値
としてＳＡＲに設定して逐次変換を行い、記憶手段１９
が第２の記憶状態に設定されているときには（１００）
を初期値としてＳＡＲに設定して逐次変換を行う。最初
に記憶手段１９を第１の記憶状態としてＡ／Ｄ変換精度
をテストし、不良であった場合には記憶手段１９を第２
の記憶状態として再テストする。変換精度不良がスイッ
チＳ０〜Ｓ７の導通不良に起因するものであれば、期待
できる本来の精度に比較して部分的に１ＬＳＢ程度悪化
した変換精度に改善でき、救済できるので歩留まりが向
上する。
Description
【０００１】
【発明の属する技術分野】本発明は、Ａ／Ｄ変換回路に
関し、特に、変換不良の救済手段を備える逐次比較形の
Ａ／Ｄ変換回路に関する。
関し、特に、変換不良の救済手段を備える逐次比較形の
Ａ／Ｄ変換回路に関する。
【０００２】
【従来の技術】マイクロコンピュータに組み込まれるＡ
／Ｄ変換回路として、８〜１０ビット程度の抵抗ストリ
ングを用いた逐次比較形Ａ／Ｄ変換回路が多く使用され
ている。図９は、単純化のために３ビットの構成として
図示した従来の抵抗ストリングを用いた逐次比較形Ａ／
Ｄ変換回路のブロック図である。Ａ／Ｄ変換回路は、抵
抗ストリング１１と、サンプルホールド回路１２と、コ
ンパレータ１３と、制御回路１４と、逐次比較レジスタ
（以下、ＳＡＲと呼ぶ）１５と、デコーダ１６と、Ａ／
Ｄ変換結果レジスタ（以下、ＡＤＣＲと呼ぶ）１７と、
スイッチＳ０〜Ｓ７とで構成され、Ａ／Ｄ変換結果をマ
イクロコンピュータの内部バス１８に出力する。
／Ｄ変換回路として、８〜１０ビット程度の抵抗ストリ
ングを用いた逐次比較形Ａ／Ｄ変換回路が多く使用され
ている。図９は、単純化のために３ビットの構成として
図示した従来の抵抗ストリングを用いた逐次比較形Ａ／
Ｄ変換回路のブロック図である。Ａ／Ｄ変換回路は、抵
抗ストリング１１と、サンプルホールド回路１２と、コ
ンパレータ１３と、制御回路１４と、逐次比較レジスタ
（以下、ＳＡＲと呼ぶ）１５と、デコーダ１６と、Ａ／
Ｄ変換結果レジスタ（以下、ＡＤＣＲと呼ぶ）１７と、
スイッチＳ０〜Ｓ７とで構成され、Ａ／Ｄ変換結果をマ
イクロコンピュータの内部バス１８に出力する。
【０００３】抵抗ストリング１１は、リファレンス電圧
供給端子ＡＶＲＥＦとアナログ用接地端子ＡＶＳＳとの
間に直列に接続された２3 ＝８個の同一抵抗値Ｒの抵抗
を有し、分圧された電圧がアナログ接地点および各接続
点から基準比較電圧としてタップＴ０〜Ｔ７に出力され
る。サンプルホールド回路１２は、アナログ入力ＡＩＮ
の電圧を取り込みＡ／Ｄ変換の間保持する。コンパレー
タ１３は、サンプルホールド回路１２が保持するアナロ
グ入力ＡＩＮの電圧とデコーダ１６により選択された抵
抗ストリング１１のタップの基準比較電圧とを比較し前
者が後者以上であれば論理値１を出力する。ＳＡＲ１５
は、コンパレータ１３で比較が実行される毎に次に比較
するタップを選択するための逐次比較情報を更新して格
納し、最下位ビットまで変換が確定してＡ／Ｄ変換が完
了したのちに保持する逐次比較情報をデジタル出力ＤＯ
ＵＴとしてＡＤＣＲ１７へ出力する。デコーダ１６は、
ＳＡＲ１５内の逐次比較情報を次の変換での基準比較電
圧出力タップを指示する３ビットのタップ選択指示ＴＳ
として入力し、デコード結果に基づいてスイッチＳ０〜
Ｓ７の内のひとつを導通させる。通常、スイッチＳ０〜
Ｓ７のそれぞれは、ゲートにデコーダからの信号を入力
されたＮチャネルのＭＯＳＦＥＴと、ゲートにデコーダ
からの信号の反転信号を入力されてソース、ドレインが
ＮチャネルＭＯＳＦＥＴのソース、ドレインとそれぞれ
接続されたＰチャネルのＭＯＳＦＥＴとで構成される。
供給端子ＡＶＲＥＦとアナログ用接地端子ＡＶＳＳとの
間に直列に接続された２3 ＝８個の同一抵抗値Ｒの抵抗
を有し、分圧された電圧がアナログ接地点および各接続
点から基準比較電圧としてタップＴ０〜Ｔ７に出力され
る。サンプルホールド回路１２は、アナログ入力ＡＩＮ
の電圧を取り込みＡ／Ｄ変換の間保持する。コンパレー
タ１３は、サンプルホールド回路１２が保持するアナロ
グ入力ＡＩＮの電圧とデコーダ１６により選択された抵
抗ストリング１１のタップの基準比較電圧とを比較し前
者が後者以上であれば論理値１を出力する。ＳＡＲ１５
は、コンパレータ１３で比較が実行される毎に次に比較
するタップを選択するための逐次比較情報を更新して格
納し、最下位ビットまで変換が確定してＡ／Ｄ変換が完
了したのちに保持する逐次比較情報をデジタル出力ＤＯ
ＵＴとしてＡＤＣＲ１７へ出力する。デコーダ１６は、
ＳＡＲ１５内の逐次比較情報を次の変換での基準比較電
圧出力タップを指示する３ビットのタップ選択指示ＴＳ
として入力し、デコード結果に基づいてスイッチＳ０〜
Ｓ７の内のひとつを導通させる。通常、スイッチＳ０〜
Ｓ７のそれぞれは、ゲートにデコーダからの信号を入力
されたＮチャネルのＭＯＳＦＥＴと、ゲートにデコーダ
からの信号の反転信号を入力されてソース、ドレインが
ＮチャネルＭＯＳＦＥＴのソース、ドレインとそれぞれ
接続されたＰチャネルのＭＯＳＦＥＴとで構成される。
【０００４】次に、図１０（ａ）を参照して、図９の従
来例の動作を説明する。まず、Ａ／Ｄ変換開始時に、Ｃ
ＰＵからのリセット信号（図示せず）により制御回路１
４がＳＡＲ１５に初期値を設定する。通常は（ＡＶＲＥ
Ｆ／２）に近い電圧を出力するタップに対応する値をＳ
ＡＲ１５の初期値とし、最上位ビットが１で他のビット
がすべて０を初期値とする（以下、偶数設定方式と称す
ることにする）か、または、最上位ビットが０で他ビッ
トがすべて１を初期値とする（以下、奇数設定方式と称
することとする）かの何れかを用いる。例えばＡＶＲＥ
Ｆ＝０．８Ｖである場合には、偶数設定方式では０．４
Ｖを出力するタップＴ４に対応する（１００）をＳＡＲ
１５の初期値とし、奇数設定方式では０．３Ｖを出力す
るタップＴ３に対応する（０１１）をＳＡＲ１５の初期
値とする。図１０（ａ）では奇数設定方式でＳＡＲ１５
に（０１１）が初期値として設定され、アナログ入力Ａ
ＩＮが０．０５Ｖである場合を例として説明する。
来例の動作を説明する。まず、Ａ／Ｄ変換開始時に、Ｃ
ＰＵからのリセット信号（図示せず）により制御回路１
４がＳＡＲ１５に初期値を設定する。通常は（ＡＶＲＥ
Ｆ／２）に近い電圧を出力するタップに対応する値をＳ
ＡＲ１５の初期値とし、最上位ビットが１で他のビット
がすべて０を初期値とする（以下、偶数設定方式と称す
ることにする）か、または、最上位ビットが０で他ビッ
トがすべて１を初期値とする（以下、奇数設定方式と称
することとする）かの何れかを用いる。例えばＡＶＲＥ
Ｆ＝０．８Ｖである場合には、偶数設定方式では０．４
Ｖを出力するタップＴ４に対応する（１００）をＳＡＲ
１５の初期値とし、奇数設定方式では０．３Ｖを出力す
るタップＴ３に対応する（０１１）をＳＡＲ１５の初期
値とする。図１０（ａ）では奇数設定方式でＳＡＲ１５
に（０１１）が初期値として設定され、アナログ入力Ａ
ＩＮが０．０５Ｖである場合を例として説明する。
【０００５】次に、ＳＡＲ１５の最上位ビットＮ２を確
定するために、ＳＡＲ１５内の逐次比較情報（０１１）
をタップ選択指示ＴＳとしてデコーダ１６に送り、デコ
ーダ１６はＴＳ＝（０１１）に対応する配線の信号を論
理値１にしてスイッチＳ３を導通させる。これにより、
コンパレータ１３の一方の入力にはタップＴ３から基準
比較電圧（０．３Ｖ）が入力され、サンプルホールド回
路１２からのアナログ入力ＡＩＮの電圧（０．０５Ｖ）
との比較が行われ、アナログ入力ＡＩＮはタップＴ３の
基準比較電圧よりも小さいので、コンパレータ１３は比
較結果として論理値０を出力する。比較結果は制御回路
１４を介してＳＡＲ１５の最上位ビットにセットされて
Ｎ２が０に確定する。図中で下線は確定したビットを示
す。続いて、制御回路１４の制御の下に第２上位ビット
Ｎ１の比較準備を行う。すなわち、次の比較対象ビット
であるＮ１の論理値を反転して０に変更する。
定するために、ＳＡＲ１５内の逐次比較情報（０１１）
をタップ選択指示ＴＳとしてデコーダ１６に送り、デコ
ーダ１６はＴＳ＝（０１１）に対応する配線の信号を論
理値１にしてスイッチＳ３を導通させる。これにより、
コンパレータ１３の一方の入力にはタップＴ３から基準
比較電圧（０．３Ｖ）が入力され、サンプルホールド回
路１２からのアナログ入力ＡＩＮの電圧（０．０５Ｖ）
との比較が行われ、アナログ入力ＡＩＮはタップＴ３の
基準比較電圧よりも小さいので、コンパレータ１３は比
較結果として論理値０を出力する。比較結果は制御回路
１４を介してＳＡＲ１５の最上位ビットにセットされて
Ｎ２が０に確定する。図中で下線は確定したビットを示
す。続いて、制御回路１４の制御の下に第２上位ビット
Ｎ１の比較準備を行う。すなわち、次の比較対象ビット
であるＮ１の論理値を反転して０に変更する。
【０００６】次に、Ｎ１を確定するために、ＳＡＲ１５
内の逐次比較情報（００１）をタップ選択指示ＴＳとし
てデコーダ１６へ送る。デコーダ１６はＴＳ＝（００
１）に対応する配線の信号を論理値１にしてスイッチＳ
１を導通させるので、コンパレータ１３の一方の入力に
はタップＴ１の電圧（０．１Ｖ）が基準比較電圧として
入力される。アナログ入力ＡＩＮがタップＴ１の電圧よ
りも小さいので、コンパレータ１３は比較結果として論
理値０を出力し、制御回路１４を介してＳＡＲ１５の第
２上位ビットにセットされてＮ１が０に確定する。続い
て、最下位ビットＮ０の比較準備が行われ、それまでの
Ｎ０の論理値を反転して０に変更する。
内の逐次比較情報（００１）をタップ選択指示ＴＳとし
てデコーダ１６へ送る。デコーダ１６はＴＳ＝（００
１）に対応する配線の信号を論理値１にしてスイッチＳ
１を導通させるので、コンパレータ１３の一方の入力に
はタップＴ１の電圧（０．１Ｖ）が基準比較電圧として
入力される。アナログ入力ＡＩＮがタップＴ１の電圧よ
りも小さいので、コンパレータ１３は比較結果として論
理値０を出力し、制御回路１４を介してＳＡＲ１５の第
２上位ビットにセットされてＮ１が０に確定する。続い
て、最下位ビットＮ０の比較準備が行われ、それまでの
Ｎ０の論理値を反転して０に変更する。
【０００７】次に、Ｎ０を確定するために、ＳＡＲ１５
内の逐次比較情報（０００）をタップ選択指示ＴＳとし
てデコーダ１６へ送る。デコーダ１６はＴＳ＝（００
０）に対応する配線の信号を論理値１にしてスイッチＳ
０を導通させ、コンパレータ１３の一方の入力にはタッ
プＴ０の電圧（０Ｖ）が基準比較電圧として入力され
る。アナログ入力ＡＩＮがタップＴ０の電圧よりも大き
いので、コンパレータ１３は比較結果として論理値１を
出力し、制御回路１４を介してＳＡＲ１５の最下位ビッ
トにセットされてＮ０が１に確定する。
内の逐次比較情報（０００）をタップ選択指示ＴＳとし
てデコーダ１６へ送る。デコーダ１６はＴＳ＝（００
０）に対応する配線の信号を論理値１にしてスイッチＳ
０を導通させ、コンパレータ１３の一方の入力にはタッ
プＴ０の電圧（０Ｖ）が基準比較電圧として入力され
る。アナログ入力ＡＩＮがタップＴ０の電圧よりも大き
いので、コンパレータ１３は比較結果として論理値１を
出力し、制御回路１４を介してＳＡＲ１５の最下位ビッ
トにセットされてＮ０が１に確定する。
【０００８】このようにしてすべてのビットが確定した
のちに、ＳＡＲ１５に保持された逐次比較情報（００
１）がＡ／Ｄ変換結果のデジタル出力ＤＯＵＴとしてＡ
ＤＣＲ１７に送られる。マイクロコンピュータのＣＰＵ
は、内部バス１８を介してＡＤＣＲをアクセスすること
によりＡ／Ｄ変換結果を得ることができる。アナログ入
力ＡＩＮの電圧値０．０５Ｖに対してＡ／Ｄ変換結果Ｄ
ＯＵＴは（００１）すなわち０．１Ｖとなり、最下位ビ
ット（ＬＳＢ）の量子化誤差（１ＬＳＢ＝０．１Ｖ）以
内の精度でＡ／Ｄ変換が可能である。
のちに、ＳＡＲ１５に保持された逐次比較情報（００
１）がＡ／Ｄ変換結果のデジタル出力ＤＯＵＴとしてＡ
ＤＣＲ１７に送られる。マイクロコンピュータのＣＰＵ
は、内部バス１８を介してＡＤＣＲをアクセスすること
によりＡ／Ｄ変換結果を得ることができる。アナログ入
力ＡＩＮの電圧値０．０５Ｖに対してＡ／Ｄ変換結果Ｄ
ＯＵＴは（００１）すなわち０．１Ｖとなり、最下位ビ
ット（ＬＳＢ）の量子化誤差（１ＬＳＢ＝０．１Ｖ）以
内の精度でＡ／Ｄ変換が可能である。
【０００９】
【発明が解決しようとする課題】しかしながら、図９の
従来例の逐次比較形Ａ／Ｄ変換回路では、スイッチの不
良またはデコーダ１６から各スイッチまでの配線の断線
不良などによりスイッチＳ０〜Ｓ７の内の１個が導通し
ないときには、Ａ／Ｄ変換精度の低下につながり、変換
開始時のＳＡＲ１５の初期値が（０１１）の奇数設定方
式であれば奇数番目のタップＴ１，Ｔ３，Ｔ５をそれぞ
れ選択するスイッチＳ１，Ｓ３，Ｓ５が導通不良のとき
に精度の低下が大きく、特にＳＡＲ１５の初期値（０１
１）に対応するＳ３が導通不良のときには最悪となる。
変換開始時のＳＡＲ１５の初期値が（１００）の偶数設
定方式であれば偶数番目のタップＴ２，Ｔ４，Ｔ６をそ
れぞれ選択するスイッチＳ２，Ｓ４，Ｓ６が導通不良の
ときに精度の低下が大きく、特にＳＡＲ１５の初期値
（１００）に対応するＳ４が導通不良のときには最悪と
なる。
従来例の逐次比較形Ａ／Ｄ変換回路では、スイッチの不
良またはデコーダ１６から各スイッチまでの配線の断線
不良などによりスイッチＳ０〜Ｓ７の内の１個が導通し
ないときには、Ａ／Ｄ変換精度の低下につながり、変換
開始時のＳＡＲ１５の初期値が（０１１）の奇数設定方
式であれば奇数番目のタップＴ１，Ｔ３，Ｔ５をそれぞ
れ選択するスイッチＳ１，Ｓ３，Ｓ５が導通不良のとき
に精度の低下が大きく、特にＳＡＲ１５の初期値（０１
１）に対応するＳ３が導通不良のときには最悪となる。
変換開始時のＳＡＲ１５の初期値が（１００）の偶数設
定方式であれば偶数番目のタップＴ２，Ｔ４，Ｔ６をそ
れぞれ選択するスイッチＳ２，Ｓ４，Ｓ６が導通不良の
ときに精度の低下が大きく、特にＳＡＲ１５の初期値
（１００）に対応するＳ４が導通不良のときには最悪と
なる。
【００１０】図１０（ｂ）にスイッチＳ３がオープン不
良であるときのＡ／Ｄ変換例を示す。図１０（ａ）と同
様にＳＡＲ１５の初期値は（０１１）とし、アナログ入
力ＡＩＮは０．０５Ｖとする。最上位ビットＮ２の比較
時にスイッチＳ３が導通しないためにコンパレータ１３
の基準比較電圧は０Ｖのままなのでコンパレータ１３の
出力は論理値１となり、ＳＡＲ１５のＮ２に１が確定す
る。続いて、次の比較対象ビットであるＮ１の論理値を
反転して０に変更し、ＳＡＲ１５内の逐次比較情報（１
０１）をタップ選択指示ＴＳとしてデコーダ１６へ送
る。デコーダ１６はスイッチＳ５を導通させ、タップＴ
５の電圧（０．５Ｖ）がコンパレータ１３に入力され、
比較結果として論理値０が出力され、Ｎ１に０が確定す
る。続いて、次の比較対象ビットであるＮ０の論理値を
反転して０に変更し、ＳＡＲ１５内の逐次比較情報（１
００）をタップ選択指示ＴＳとしてデコーダ１６へ送
る。デコーダ１６はスイッチＳ４を導通させ、タップＴ
４の電圧（０．４Ｖ）がコンパレータ１３に入力され、
比較結果として論理値０が出力され、Ｎ０に０が確定す
る。Ａ／Ｄ変換結果のデジタル出力ＤＯＵＴとして（１
００）が得られる。すなわち、アナログ入力ＡＩＮが
０．０５Ｖであるのに対してＡ／Ｄ変換後のデジタル出
力ＤＯＵＴは０．４Ｖを示す（１００）となり、変換精
度の大幅な低下が発生するためにこのＡ／Ｄ変換回路は
不良と判定される。図２（ｂ）にスイッチＳ３が不良で
あるときの変換特性（実線）とスイッチＳ５が不良であ
るときの変換特性（点線）を例示する。
良であるときのＡ／Ｄ変換例を示す。図１０（ａ）と同
様にＳＡＲ１５の初期値は（０１１）とし、アナログ入
力ＡＩＮは０．０５Ｖとする。最上位ビットＮ２の比較
時にスイッチＳ３が導通しないためにコンパレータ１３
の基準比較電圧は０Ｖのままなのでコンパレータ１３の
出力は論理値１となり、ＳＡＲ１５のＮ２に１が確定す
る。続いて、次の比較対象ビットであるＮ１の論理値を
反転して０に変更し、ＳＡＲ１５内の逐次比較情報（１
０１）をタップ選択指示ＴＳとしてデコーダ１６へ送
る。デコーダ１６はスイッチＳ５を導通させ、タップＴ
５の電圧（０．５Ｖ）がコンパレータ１３に入力され、
比較結果として論理値０が出力され、Ｎ１に０が確定す
る。続いて、次の比較対象ビットであるＮ０の論理値を
反転して０に変更し、ＳＡＲ１５内の逐次比較情報（１
００）をタップ選択指示ＴＳとしてデコーダ１６へ送
る。デコーダ１６はスイッチＳ４を導通させ、タップＴ
４の電圧（０．４Ｖ）がコンパレータ１３に入力され、
比較結果として論理値０が出力され、Ｎ０に０が確定す
る。Ａ／Ｄ変換結果のデジタル出力ＤＯＵＴとして（１
００）が得られる。すなわち、アナログ入力ＡＩＮが
０．０５Ｖであるのに対してＡ／Ｄ変換後のデジタル出
力ＤＯＵＴは０．４Ｖを示す（１００）となり、変換精
度の大幅な低下が発生するためにこのＡ／Ｄ変換回路は
不良と判定される。図２（ｂ）にスイッチＳ３が不良で
あるときの変換特性（実線）とスイッチＳ５が不良であ
るときの変換特性（点線）を例示する。
【００１１】Ａ／Ｄ変換回路のビット数ｎが増大すると
スイッチ数およびデコーダから各スイッチへの配線本数
はいずれも２n で急増するために、スイッチ導通不良に
よるＡ／Ｄ変換回路の不良も増大することになるが、Ａ
／Ｄ変換回路がマイクロコンピュータチップに搭載され
ているＬＳＩチップではマイクロコンピュータ部分が正
常であってもＡ／Ｄ変換回路が不良である場合には不良
チップとして廃棄を余儀なくされる。その一方では、Ａ
／Ｄ変換回路が搭載されたマイクロコンピュータの応用
分野の多くでは、変換のリニアリティがある程度確保で
きれば十分とされ、部分的で且つ１〜２ＬＳＢ程度の小
幅な精度低下であれば許容可能とされる場合が多い。本
発明の目的は、上記のような状況を鑑み、スイッチの導
通不良によるＡ／Ｄ変換精度の大幅な低下が発生した場
合に、精度の低下が小幅となるように軽減して不良を救
済することが可能な逐次比較形Ａ／Ｄ変換回路を提供す
ることにある。
スイッチ数およびデコーダから各スイッチへの配線本数
はいずれも２n で急増するために、スイッチ導通不良に
よるＡ／Ｄ変換回路の不良も増大することになるが、Ａ
／Ｄ変換回路がマイクロコンピュータチップに搭載され
ているＬＳＩチップではマイクロコンピュータ部分が正
常であってもＡ／Ｄ変換回路が不良である場合には不良
チップとして廃棄を余儀なくされる。その一方では、Ａ
／Ｄ変換回路が搭載されたマイクロコンピュータの応用
分野の多くでは、変換のリニアリティがある程度確保で
きれば十分とされ、部分的で且つ１〜２ＬＳＢ程度の小
幅な精度低下であれば許容可能とされる場合が多い。本
発明の目的は、上記のような状況を鑑み、スイッチの導
通不良によるＡ／Ｄ変換精度の大幅な低下が発生した場
合に、精度の低下が小幅となるように軽減して不良を救
済することが可能な逐次比較形Ａ／Ｄ変換回路を提供す
ることにある。
【００１２】
【課題を解決するための手段】本発明の第１の発明のＡ
／Ｄ変換回路は、抵抗ストリングを用いた逐次比較形の
Ａ／Ｄ変換回路において、第１の記憶状態と第２の記憶
状態とを有する記憶手段と、前記記憶手段が第１の記憶
状態であるときにはＡ／Ｄ変換開始時の逐次比較情報の
最上位ビットが０で他ビットを１とし第２の記憶状態で
あるときにはＡ／Ｄ変換開始時の逐次比較情報の最上位
ビットが１で他ビットを０とする手段と、前記逐次比較
情報に対応する前記抵抗ストリングの基準比較電圧タッ
プに接続するスイッチを導通させるデコーダとを備えて
いる。
／Ｄ変換回路は、抵抗ストリングを用いた逐次比較形の
Ａ／Ｄ変換回路において、第１の記憶状態と第２の記憶
状態とを有する記憶手段と、前記記憶手段が第１の記憶
状態であるときにはＡ／Ｄ変換開始時の逐次比較情報の
最上位ビットが０で他ビットを１とし第２の記憶状態で
あるときにはＡ／Ｄ変換開始時の逐次比較情報の最上位
ビットが１で他ビットを０とする手段と、前記逐次比較
情報に対応する前記抵抗ストリングの基準比較電圧タッ
プに接続するスイッチを導通させるデコーダとを備えて
いる。
【００１３】第２の発明のＡ／Ｄ変換回路は、抵抗スト
リングを用いた逐次比較形のＡ／Ｄ変換回路において、
第１の記憶状態と第２の記憶状態とを有する記憶手段
と、第１の制御回路の制御の下に逐次比較情報を格納し
Ａ／Ｄ変換開始時に初期値として最上位ビットが０で他
ビットが１に設定される第１の逐次比較レジスタと、第
２の制御回路の制御の下に逐次比較情報を格納しＡ／Ｄ
変換開始時に初期値として最上位ビットが１で他ビット
が０に設定される第２の逐次比較レジスタと、前記記憶
手段が第１の記憶状態にあるときには前記第１の逐次比
較レジスタを選択し第２の記憶状態にあるときには前記
第２の逐次比較レジスタを選択する逐次比較レジスタ切
換手段と、前記逐次比較レジスタ切換手段により選択さ
れた逐次比較レジスタの逐次比較情報に対応する前記抵
抗ストリングの基準比較電圧タップに接続するスイッチ
を導通させるデコーダとを備えている。
リングを用いた逐次比較形のＡ／Ｄ変換回路において、
第１の記憶状態と第２の記憶状態とを有する記憶手段
と、第１の制御回路の制御の下に逐次比較情報を格納し
Ａ／Ｄ変換開始時に初期値として最上位ビットが０で他
ビットが１に設定される第１の逐次比較レジスタと、第
２の制御回路の制御の下に逐次比較情報を格納しＡ／Ｄ
変換開始時に初期値として最上位ビットが１で他ビット
が０に設定される第２の逐次比較レジスタと、前記記憶
手段が第１の記憶状態にあるときには前記第１の逐次比
較レジスタを選択し第２の記憶状態にあるときには前記
第２の逐次比較レジスタを選択する逐次比較レジスタ切
換手段と、前記逐次比較レジスタ切換手段により選択さ
れた逐次比較レジスタの逐次比較情報に対応する前記抵
抗ストリングの基準比較電圧タップに接続するスイッチ
を導通させるデコーダとを備えている。
【００１４】第３の発明のＡ／Ｄ変換回路は、抵抗スト
リングを用いた逐次比較形のＡ／Ｄ変換回路において、
第１の記憶状態と第２の記憶状態とを有する記憶手段
と、制御回路の制御の下に逐次比較情報を格納する逐次
比較レジスタと、前記記憶手段が第１の記憶状態にある
ときにはＡ／Ｄ変換開始時に前記逐次比較レジスタの初
期値として最上位ビットが０で他ビットが１に設定し第
２の記憶状態にあるときには前記逐次比較レジスタの初
期値として最上位ビットが１で他ビットが０に設定する
初期値切換手段と、前記逐次比較レジスタの逐次比較情
報に対応する前記抵抗ストリングの基準比較電圧タップ
に接続するスイッチを導通させるデコーダとを備えてい
る。
リングを用いた逐次比較形のＡ／Ｄ変換回路において、
第１の記憶状態と第２の記憶状態とを有する記憶手段
と、制御回路の制御の下に逐次比較情報を格納する逐次
比較レジスタと、前記記憶手段が第１の記憶状態にある
ときにはＡ／Ｄ変換開始時に前記逐次比較レジスタの初
期値として最上位ビットが０で他ビットが１に設定し第
２の記憶状態にあるときには前記逐次比較レジスタの初
期値として最上位ビットが１で他ビットが０に設定する
初期値切換手段と、前記逐次比較レジスタの逐次比較情
報に対応する前記抵抗ストリングの基準比較電圧タップ
に接続するスイッチを導通させるデコーダとを備えてい
る。
【００１５】第４の発明のＡ／Ｄ変換回路は、抵抗スト
リングを用いた逐次比較形のＡ／Ｄ変換回路において、
第１の記憶状態と第２の記憶状態とを有する記憶手段
と、制御回路の制御の下に逐次比較情報を格納する逐次
比較レジスタと、前記記憶手段が第１の記憶状態にある
ときには前記逐次比較レジスタの逐次比較情報をそのま
ま出力し第２の記憶状態にあるときには前記逐次比較レ
ジスタの逐次比較情報のうち未確定ビットをビット反転
して出力するビット反転手段と、前記ビット反転手段か
らの出力情報に対応する前記抵抗ストリングの基準比較
電圧タップに接続するスイッチを導通させるデコーダと
を備えている。
リングを用いた逐次比較形のＡ／Ｄ変換回路において、
第１の記憶状態と第２の記憶状態とを有する記憶手段
と、制御回路の制御の下に逐次比較情報を格納する逐次
比較レジスタと、前記記憶手段が第１の記憶状態にある
ときには前記逐次比較レジスタの逐次比較情報をそのま
ま出力し第２の記憶状態にあるときには前記逐次比較レ
ジスタの逐次比較情報のうち未確定ビットをビット反転
して出力するビット反転手段と、前記ビット反転手段か
らの出力情報に対応する前記抵抗ストリングの基準比較
電圧タップに接続するスイッチを導通させるデコーダと
を備えている。
【００１６】
【発明の実施の形態】本発明の逐次比較形のＡ／Ｄ変換
回路は、第１の記憶状態と第２の記憶状態とを有する記
憶手段と、記憶手段が第１の記憶状態のときには最初に
最上位ビットのみが０で他がすべて１のデコーダ入力に
対応するスイッチを選択して逐次比較を開始するように
機能し、記憶手段が第２の記憶状態のときには最初に最
上位ビットのみが１で他がすべて０のデコーダ入力に対
応するスイッチを選択して逐次比較を開始するように機
能する手段とを有している。記憶手段が予め設定された
所定の記憶状態においてＡ／Ｄ変換回路の変換精度をテ
ストし、変換精度不良であった場合には記憶手段の記憶
状態を変更したのちに再度Ａ／Ｄ変換回路の変換精度を
テストする。スイッチの導通不良による変換精度不良で
あった場合には、変更により選択されるタップが１タッ
プ分だけずれるために最下位ビットの比較時にのみ不良
スイッチが選択されるようになる。導通不良のスイッチ
を選択したときにはコンパレータの基準比較電圧として
最下位から２番目のビットのタップとの比較時の電圧が
残存して入力されるので、不良に起因して付加される変
換誤差は１ＬＳＢ以下に抑制される。記憶手段の記憶状
態変更後のテストで規定の変換精度を満たす場合には良
品として救済できるため歩留まりが向上する。
回路は、第１の記憶状態と第２の記憶状態とを有する記
憶手段と、記憶手段が第１の記憶状態のときには最初に
最上位ビットのみが０で他がすべて１のデコーダ入力に
対応するスイッチを選択して逐次比較を開始するように
機能し、記憶手段が第２の記憶状態のときには最初に最
上位ビットのみが１で他がすべて０のデコーダ入力に対
応するスイッチを選択して逐次比較を開始するように機
能する手段とを有している。記憶手段が予め設定された
所定の記憶状態においてＡ／Ｄ変換回路の変換精度をテ
ストし、変換精度不良であった場合には記憶手段の記憶
状態を変更したのちに再度Ａ／Ｄ変換回路の変換精度を
テストする。スイッチの導通不良による変換精度不良で
あった場合には、変更により選択されるタップが１タッ
プ分だけずれるために最下位ビットの比較時にのみ不良
スイッチが選択されるようになる。導通不良のスイッチ
を選択したときにはコンパレータの基準比較電圧として
最下位から２番目のビットのタップとの比較時の電圧が
残存して入力されるので、不良に起因して付加される変
換誤差は１ＬＳＢ以下に抑制される。記憶手段の記憶状
態変更後のテストで規定の変換精度を満たす場合には良
品として救済できるため歩留まりが向上する。
【００１７】次に、本発明について図面を用いて詳細に
説明する。図１は、本発明の第１実施形態のブロック図
である。図９の従来の抵抗ストリングを用いた逐次比較
形Ａ／Ｄ変換回路と同様に単純化のために３ビットの構
成として図示している。Ａ／Ｄ変換回路は、抵抗ストリ
ング１１と、サンプルホールド回路１２と、コンパレー
タ１３と、第１の制御回路１４ａおよび第２の制御回路
１４ｂと、第１のＳＡＲ１５ａおよびと第２のＳＡＲ１
５ｂと、デコーダ１６と、ＡＤＣＲ１７と、スイッチＳ
０〜Ｓ７と記憶手段１９と、ＳＡＲ切換手段２０とで構
成され、Ａ／Ｄ変換結果をＡＤＣＲよりマイクロコンピ
ュータの内部バス１８へ出力する。
説明する。図１は、本発明の第１実施形態のブロック図
である。図９の従来の抵抗ストリングを用いた逐次比較
形Ａ／Ｄ変換回路と同様に単純化のために３ビットの構
成として図示している。Ａ／Ｄ変換回路は、抵抗ストリ
ング１１と、サンプルホールド回路１２と、コンパレー
タ１３と、第１の制御回路１４ａおよび第２の制御回路
１４ｂと、第１のＳＡＲ１５ａおよびと第２のＳＡＲ１
５ｂと、デコーダ１６と、ＡＤＣＲ１７と、スイッチＳ
０〜Ｓ７と記憶手段１９と、ＳＡＲ切換手段２０とで構
成され、Ａ／Ｄ変換結果をＡＤＣＲよりマイクロコンピ
ュータの内部バス１８へ出力する。
【００１８】図９の従来例と同様に、抵抗ストリング１
１は、リファレンス電圧供給端子ＡＶＲＥＦとアナログ
用接地端子ＡＶＳＳとの間に直列に接続された２3 ＝８
個の抵抗を有し、分圧された電圧がアナログ接地点およ
び各接続点から基準比較電圧としてタップＴ０〜Ｔ７に
出力される。サンプルホールド回路１２は、アナログ入
力ＡＩＮの電圧を取り込みＡ／Ｄ変換の間保持する。コ
ンパレータ１３は、サンプルホールド回路１２が保持す
るアナログ入力ＡＩＮの電圧とデコーダ１６により選択
された抵抗ストリング１１のタップの基準比較電圧とを
比較し前者が後者以上であれば論理値１を出力する。デ
コーダ１６は、次の変換での基準比較電圧出力タップを
指示する３ビットのタップ選択指示ＴＳを入力し、デコ
ード結果に基づいてスイッチＳ０〜Ｓ７の内のひとつを
導通させる。
１は、リファレンス電圧供給端子ＡＶＲＥＦとアナログ
用接地端子ＡＶＳＳとの間に直列に接続された２3 ＝８
個の抵抗を有し、分圧された電圧がアナログ接地点およ
び各接続点から基準比較電圧としてタップＴ０〜Ｔ７に
出力される。サンプルホールド回路１２は、アナログ入
力ＡＩＮの電圧を取り込みＡ／Ｄ変換の間保持する。コ
ンパレータ１３は、サンプルホールド回路１２が保持す
るアナログ入力ＡＩＮの電圧とデコーダ１６により選択
された抵抗ストリング１１のタップの基準比較電圧とを
比較し前者が後者以上であれば論理値１を出力する。デ
コーダ１６は、次の変換での基準比較電圧出力タップを
指示する３ビットのタップ選択指示ＴＳを入力し、デコ
ード結果に基づいてスイッチＳ０〜Ｓ７の内のひとつを
導通させる。
【００１９】第１実施形態においては、第１の制御回路
１４ａ、第２の制御回路１４ｂ、第１のＳＡＲ１５ａ、
第２のＳＡＲ１５ｂおよびＳＡＲ切換手段が、記憶手段
１９が第１の記憶状態のときには最初に最上位ビットの
みが０で他がすべて１のデコーダ入力に対応するスイッ
チを選択して逐次比較を開始するように機能し、記憶手
段１９が第２の記憶状態のときには最初に最上位ビット
のみが１で他がすべて０のデコーダ入力に対応するスイ
ッチを選択して逐次比較を開始するように機能する手段
に相当する。第１のＳＡＲ１５ａおよび第２のＳＡＲ１
５ｂは、コンパレータ１３で比較が実行される毎に次に
比較するタップを選択するための逐次比較情報を更新し
て格納するが、第１の制御回路１４ａと第１のＳＡＲ１
５ａとは奇数設定方式に構成され、第２の制御回路１４
ｂと第２のＳＡＲ１５ｂとは偶数設定方式に構成され
る。記憶手段１９が第１の記憶状態であるときには記憶
手段１９の出力ＭＥＭが論理１（デジタル回路部用電源
ＶＤＤの電圧レベル）となり、ＳＡＲ切換回路２０がタ
ップ選択指示ＴＳとしてＳＡＲ１５ａの逐次比較情報出
力を選択してデコーダ１６へ出力し、全ビットが確定し
てＡ／Ｄ変換が完了したのちにＳＡＲ１５ａの逐次比較
情報出力を選択しデジタル出力ＤＯＵＴとしてＡＤＣＲ
１７へ出力する。記憶手段１９が第２の記憶状態である
ときには記憶手段１９の出力ＭＥＭが論理０（デジタル
回路用接地電位レベル）となり、ＳＡＲ切換回路２０が
タップ選択指示ＴＳとしてＳＡＲ１５ｂの逐次比較情報
出力を選択してデコーダ１６へ出力し、Ａ／Ｄ変換の完
了したのちにＳＡＲ１５ｂの逐次比較情報出力を選択し
デジタル出力ＤＯＵＴとしてＡＤＣＲ１７へ出力する。
記憶手段１９は、例えば図１のようにデジタル回路用電
源ＶＤＤと出力端との間に設けられたヒューズと出力端
とデジタル回路用接地との間に設けられた高抵抗素子と
で構成される。ヒューズが接続されている第１の記憶状
態では出力端からの出力ＭＥＭが論理値１であり、ヒュ
ーズが切断された第２の記憶状態では出力ＭＥＭは論理
値０となる。第１実施形態はこのように構成されている
ので、記憶手段１９の記憶状態を変更することにより奇
数設定方式から偶数設定方式（または偶数設定方式から
奇数設定方式）への変更が可能である。
１４ａ、第２の制御回路１４ｂ、第１のＳＡＲ１５ａ、
第２のＳＡＲ１５ｂおよびＳＡＲ切換手段が、記憶手段
１９が第１の記憶状態のときには最初に最上位ビットの
みが０で他がすべて１のデコーダ入力に対応するスイッ
チを選択して逐次比較を開始するように機能し、記憶手
段１９が第２の記憶状態のときには最初に最上位ビット
のみが１で他がすべて０のデコーダ入力に対応するスイ
ッチを選択して逐次比較を開始するように機能する手段
に相当する。第１のＳＡＲ１５ａおよび第２のＳＡＲ１
５ｂは、コンパレータ１３で比較が実行される毎に次に
比較するタップを選択するための逐次比較情報を更新し
て格納するが、第１の制御回路１４ａと第１のＳＡＲ１
５ａとは奇数設定方式に構成され、第２の制御回路１４
ｂと第２のＳＡＲ１５ｂとは偶数設定方式に構成され
る。記憶手段１９が第１の記憶状態であるときには記憶
手段１９の出力ＭＥＭが論理１（デジタル回路部用電源
ＶＤＤの電圧レベル）となり、ＳＡＲ切換回路２０がタ
ップ選択指示ＴＳとしてＳＡＲ１５ａの逐次比較情報出
力を選択してデコーダ１６へ出力し、全ビットが確定し
てＡ／Ｄ変換が完了したのちにＳＡＲ１５ａの逐次比較
情報出力を選択しデジタル出力ＤＯＵＴとしてＡＤＣＲ
１７へ出力する。記憶手段１９が第２の記憶状態である
ときには記憶手段１９の出力ＭＥＭが論理０（デジタル
回路用接地電位レベル）となり、ＳＡＲ切換回路２０が
タップ選択指示ＴＳとしてＳＡＲ１５ｂの逐次比較情報
出力を選択してデコーダ１６へ出力し、Ａ／Ｄ変換の完
了したのちにＳＡＲ１５ｂの逐次比較情報出力を選択し
デジタル出力ＤＯＵＴとしてＡＤＣＲ１７へ出力する。
記憶手段１９は、例えば図１のようにデジタル回路用電
源ＶＤＤと出力端との間に設けられたヒューズと出力端
とデジタル回路用接地との間に設けられた高抵抗素子と
で構成される。ヒューズが接続されている第１の記憶状
態では出力端からの出力ＭＥＭが論理値１であり、ヒュ
ーズが切断された第２の記憶状態では出力ＭＥＭは論理
値０となる。第１実施形態はこのように構成されている
ので、記憶手段１９の記憶状態を変更することにより奇
数設定方式から偶数設定方式（または偶数設定方式から
奇数設定方式）への変更が可能である。
【００２０】図２は、第１実施形態の動作を説明する図
である。図２（ａ）は、Ａ／Ｄ変換時のＳＡＲの状態を
示し、ＳＡＲ１５ａは奇数設定方式であるため（０１
１）が初期設定され、ＳＡＲ１５ｂは偶数設定方式であ
るため（１００）が初期設定される。予め記憶手段１９
が第１の記憶状態に設定されている場合には図９の従来
例で説明したと同様に奇数設定方式のＡ／Ｄ変換回路と
して動作する。スイッチＳ３が不良であるときには、図
９の従来例で既に説明したと同様に図２（ｂ）の変換特
性（実線）となり、アナログ入力ＡＩＮが０．０５Ｖの
ときにデジタル出力ＤＯＵＴが０．４Ｖを示す（１０
０）となるため、このＡ／Ｄ変換回路は変換精度不良で
あると判定される。
である。図２（ａ）は、Ａ／Ｄ変換時のＳＡＲの状態を
示し、ＳＡＲ１５ａは奇数設定方式であるため（０１
１）が初期設定され、ＳＡＲ１５ｂは偶数設定方式であ
るため（１００）が初期設定される。予め記憶手段１９
が第１の記憶状態に設定されている場合には図９の従来
例で説明したと同様に奇数設定方式のＡ／Ｄ変換回路と
して動作する。スイッチＳ３が不良であるときには、図
９の従来例で既に説明したと同様に図２（ｂ）の変換特
性（実線）となり、アナログ入力ＡＩＮが０．０５Ｖの
ときにデジタル出力ＤＯＵＴが０．４Ｖを示す（１０
０）となるため、このＡ／Ｄ変換回路は変換精度不良で
あると判定される。
【００２１】不良と判定されたＡ／Ｄ変換回路を含むＬ
ＳＩチップの救済のために記憶手段１９を第２の記憶状
態に設定変更することにより、記憶手段１９の出力ＭＥ
Ｍが論理１から論理０になってＳＡＲ切換手段２０がＳ
ＡＲ１５ｂの方を選択し、偶数設定方式のＡ／Ｄ変換回
路に変更される。
ＳＩチップの救済のために記憶手段１９を第２の記憶状
態に設定変更することにより、記憶手段１９の出力ＭＥ
Ｍが論理１から論理０になってＳＡＲ切換手段２０がＳ
ＡＲ１５ｂの方を選択し、偶数設定方式のＡ／Ｄ変換回
路に変更される。
【００２２】ＳＡＲ１５ｂには、マイクロコンピュータ
のＣＰＵからのリセット信号（図示せず）により初期値
（１００）が設定される。次に、ＳＡＲ１５ｂの最上位
ビットＮ２を確定するために、ＳＡＲ１５ｂ内の逐次比
較情報（１００）をタップ選択指示ＴＳとしてデコーダ
１６に送り、デコーダ１６はスイッチＳ４を導通させ
る。これにより、コンパレータ１３の一方の入力にはタ
ップＴ４の電圧（０．４Ｖ）が基準比較電圧として入力
され、サンプルホールド回路からのアナログ入力ＡＩＮ
の電圧（０．０５Ｖ）との比較が行われ、アナログ入力
ＡＩＮはタップＴ４の電圧よりも小さいので、コンパレ
ータ１３は比較結果として論理値０を出力する。比較結
果は制御回路１４ｂを介してＳＡＲ１５ｂの最上位ビッ
トにセットされてＮ２が０に確定する。図中で下線は確
定したビットを示す。続いて、制御回路１４の制御の下
に第２上位ビットＮ１の比較準備を行う。すなわち、次
の比較対象ビットであるＮ１の論理値を反転して１に変
更する。
のＣＰＵからのリセット信号（図示せず）により初期値
（１００）が設定される。次に、ＳＡＲ１５ｂの最上位
ビットＮ２を確定するために、ＳＡＲ１５ｂ内の逐次比
較情報（１００）をタップ選択指示ＴＳとしてデコーダ
１６に送り、デコーダ１６はスイッチＳ４を導通させ
る。これにより、コンパレータ１３の一方の入力にはタ
ップＴ４の電圧（０．４Ｖ）が基準比較電圧として入力
され、サンプルホールド回路からのアナログ入力ＡＩＮ
の電圧（０．０５Ｖ）との比較が行われ、アナログ入力
ＡＩＮはタップＴ４の電圧よりも小さいので、コンパレ
ータ１３は比較結果として論理値０を出力する。比較結
果は制御回路１４ｂを介してＳＡＲ１５ｂの最上位ビッ
トにセットされてＮ２が０に確定する。図中で下線は確
定したビットを示す。続いて、制御回路１４の制御の下
に第２上位ビットＮ１の比較準備を行う。すなわち、次
の比較対象ビットであるＮ１の論理値を反転して１に変
更する。
【００２３】次に、Ｎ１を確定するために、ＳＡＲ１５
ｂ内の逐次比較情報（０１０）をタップ選択指示ＴＳと
してデコーダ１６へ送る。デコーダ１６はＴＳ＝（０１
０）に対応する配線の信号を論理値１にしてスイッチＳ
２を導通させるのでコンパレータ１３の一方の入力には
タップＴ２の電圧（０．２Ｖ）が基準比較電圧として入
力される。アナログ入力ＡＩＮがタップＴ２の電圧より
も小さいので、コンパレータ１３は比較結果として論理
値０を出力し、制御回路１４ｂを介してＳＡＲ１５ｂの
第２上位ビットにセットされてＮ１が０に確定する。続
いて、最下位ビットＮ０の比較準備が行われ、それまで
のＮ０の論理値を反転して１に変更する。
ｂ内の逐次比較情報（０１０）をタップ選択指示ＴＳと
してデコーダ１６へ送る。デコーダ１６はＴＳ＝（０１
０）に対応する配線の信号を論理値１にしてスイッチＳ
２を導通させるのでコンパレータ１３の一方の入力には
タップＴ２の電圧（０．２Ｖ）が基準比較電圧として入
力される。アナログ入力ＡＩＮがタップＴ２の電圧より
も小さいので、コンパレータ１３は比較結果として論理
値０を出力し、制御回路１４ｂを介してＳＡＲ１５ｂの
第２上位ビットにセットされてＮ１が０に確定する。続
いて、最下位ビットＮ０の比較準備が行われ、それまで
のＮ０の論理値を反転して１に変更する。
【００２４】次に、Ｎ０を確定するために、ＳＡＲ１５
ｂ内の逐次比較情報（００１）をタップ選択指示ＴＳと
してデコーダ１６へ送る。デコーダ１６はＴＳ＝（００
１）に対応する配線の信号を論理値１にしてスイッチＳ
１を導通させ、コンパレータ１３の一方の入力にはタッ
プＴ１の電圧（０．１Ｖ）が基準比較電圧として入力さ
れる。アナログ入力ＡＩＮがタップＴ１の電圧よりも小
さいので、コンパレータ１３は比較結果として論理値０
を出力し、制御回路１４ｂを介してＳＡＲ１５ｂの最下
位ビットにセットされてＮ０が０に確定する。
ｂ内の逐次比較情報（００１）をタップ選択指示ＴＳと
してデコーダ１６へ送る。デコーダ１６はＴＳ＝（００
１）に対応する配線の信号を論理値１にしてスイッチＳ
１を導通させ、コンパレータ１３の一方の入力にはタッ
プＴ１の電圧（０．１Ｖ）が基準比較電圧として入力さ
れる。アナログ入力ＡＩＮがタップＴ１の電圧よりも小
さいので、コンパレータ１３は比較結果として論理値０
を出力し、制御回路１４ｂを介してＳＡＲ１５ｂの最下
位ビットにセットされてＮ０が０に確定する。
【００２５】全てのビットが確定したのちに、ＳＡＲ１
５ｂの保持する逐次比較情報（０００）がＳＡＲ切換手
段２０を介してＡ／Ｄ変換結果のデジタル出力ＤＯＵＴ
としてＡＤＣＲ１７に送られる。マイクロコンピュータ
のＣＰＵは、内部バス１８を介してＡＤＣＲ１７をアク
セスすることによりＡ／Ｄ変換結果を得ることができる
ことは従来例と同様である。この場合には、アナログ入
力ＡＩＮの電圧値０．０５Ｖに対しては、Ａ／Ｄ変換結
果ＤＯＵＴは（０００）すなわち０Ｖとなり、この場合
には量子化誤差（１ＬＳＢ＝０．１Ｖ）以内の精度で変
換されたことになる。
５ｂの保持する逐次比較情報（０００）がＳＡＲ切換手
段２０を介してＡ／Ｄ変換結果のデジタル出力ＤＯＵＴ
としてＡＤＣＲ１７に送られる。マイクロコンピュータ
のＣＰＵは、内部バス１８を介してＡＤＣＲ１７をアク
セスすることによりＡ／Ｄ変換結果を得ることができる
ことは従来例と同様である。この場合には、アナログ入
力ＡＩＮの電圧値０．０５Ｖに対しては、Ａ／Ｄ変換結
果ＤＯＵＴは（０００）すなわち０Ｖとなり、この場合
には量子化誤差（１ＬＳＢ＝０．１Ｖ）以内の精度で変
換されたことになる。
【００２６】図２（ｃ）は、第１実施形態で救済された
Ａ／Ｄ変換回路の変換特性であり、スイッチＳ３が不良
であったときの救済後の変換特性を実線で示し、スイッ
チＳ５が不良であったときの救済後の変換特性を点線で
示す。ＳＡＲ１５ａからＳＡＲ１５ｂに変更して奇数設
定方式から偶数設定方式に切り換えることにより１タッ
プ分だけ選択するタップがずれるので、スイッチＳ３が
不良である場合にはアナログ入力ＡＩＮが０．３Ｖの付
近で不良スイッチＳ３が最下位ビットの比較時に選択さ
れるようになる。スイッチＳ３が選択されたときには、
コンパレータの基準比較電圧としては（０１０）に対応
する最下位から２番目のビットのタップＴ２との比較時
の電圧（０．２Ｖ）が残存して入力されるので、コンパ
レータの出力は論理１となり、変換結果のデジタル出力
ＤＯＵＴは（０１１）となる。なお、スイッチＳ５の不
良救済で見られるように、故障したスイッチを選択する
電圧値付近で変換のリニアリティが量子化誤差を含む本
来の変換特性に対してさらに最大１ＬＳＢ分悪化するこ
とがあるが、Ａ／Ｄ変換回路が搭載されたマイクロコン
ピュータが使用される応用分野では部分的で且つ小幅な
精度低下であれば許容可能とされるものが多いので、図
１の第１実施形態のＡ／Ｄ変換回路を搭載したＬＳＩチ
ップでは多くの場合に不良救済が可能となる。
Ａ／Ｄ変換回路の変換特性であり、スイッチＳ３が不良
であったときの救済後の変換特性を実線で示し、スイッ
チＳ５が不良であったときの救済後の変換特性を点線で
示す。ＳＡＲ１５ａからＳＡＲ１５ｂに変更して奇数設
定方式から偶数設定方式に切り換えることにより１タッ
プ分だけ選択するタップがずれるので、スイッチＳ３が
不良である場合にはアナログ入力ＡＩＮが０．３Ｖの付
近で不良スイッチＳ３が最下位ビットの比較時に選択さ
れるようになる。スイッチＳ３が選択されたときには、
コンパレータの基準比較電圧としては（０１０）に対応
する最下位から２番目のビットのタップＴ２との比較時
の電圧（０．２Ｖ）が残存して入力されるので、コンパ
レータの出力は論理１となり、変換結果のデジタル出力
ＤＯＵＴは（０１１）となる。なお、スイッチＳ５の不
良救済で見られるように、故障したスイッチを選択する
電圧値付近で変換のリニアリティが量子化誤差を含む本
来の変換特性に対してさらに最大１ＬＳＢ分悪化するこ
とがあるが、Ａ／Ｄ変換回路が搭載されたマイクロコン
ピュータが使用される応用分野では部分的で且つ小幅な
精度低下であれば許容可能とされるものが多いので、図
１の第１実施形態のＡ／Ｄ変換回路を搭載したＬＳＩチ
ップでは多くの場合に不良救済が可能となる。
【００２７】なお、記憶手段１９は、フリップフロップ
等の揮発性の記憶手段でもよいが、ヒューズ素子や電気
的書き込み可能なＰＲＯＭ素子を用いて不揮発性の記憶
手段として構成すれば電源切断後の再投入時にも再書き
込みの必要がないので一層好ましい。また、記憶手段１
９が第１の記憶状態（ＭＥＭ＝１）にあるときに奇数設
定方式のＳＡＲ１５ａを選択し記憶手段１９が第２の記
憶状態（ＭＥＭ＝０）にあるときに偶数設定方式のＳＡ
Ｒ１５ｂを選択するように構成されているとして説明し
たが、第１の記憶状態でＭＥＭ＝０とし第２の記憶状態
でＭＥＭ＝１として、第１の記憶状態で偶数設定方式の
ＳＡＲ１５ｂを選択し、第２の記憶状態で奇数設定方式
のＳＡＲ１５ａを選択するように構成してもよいことは
勿論である。
等の揮発性の記憶手段でもよいが、ヒューズ素子や電気
的書き込み可能なＰＲＯＭ素子を用いて不揮発性の記憶
手段として構成すれば電源切断後の再投入時にも再書き
込みの必要がないので一層好ましい。また、記憶手段１
９が第１の記憶状態（ＭＥＭ＝１）にあるときに奇数設
定方式のＳＡＲ１５ａを選択し記憶手段１９が第２の記
憶状態（ＭＥＭ＝０）にあるときに偶数設定方式のＳＡ
Ｒ１５ｂを選択するように構成されているとして説明し
たが、第１の記憶状態でＭＥＭ＝０とし第２の記憶状態
でＭＥＭ＝１として、第１の記憶状態で偶数設定方式の
ＳＡＲ１５ｂを選択し、第２の記憶状態で奇数設定方式
のＳＡＲ１５ａを選択するように構成してもよいことは
勿論である。
【００２８】次に、本発明の別の実施形態について説明
する。図３は、本発明の第２実施形態のブロック図であ
る。本実施形態では、ＳＡＲを単一のままとし、制御回
路のうちＳＡＲの初期設定の回路部分を分離し、記憶手
段の記憶状態に基づいてＳＡＲの初期値を切り換えるこ
とができるように構成されている。すなわち、Ａ／Ｄ変
換回路は、抵抗ストリング１１と、サンプルホールド回
路１２と、コンパレータ１３と、制御回路２１と、ＳＡ
Ｒ１５と、デコーダ１６と、ＡＤＣＲ１７と、記憶手段
１９と、初期値切換手段２２と、スイッチＳ０〜Ｓ７と
で構成される。初期値切換手段２２は、記憶手段１９が
第１の記憶状態でその出力ＭＥＭが所定の論理値（例え
ば論理値１）のときにはＳＡＲ１５の初期値を奇数設定
方式にしたがって設定し、記憶手段１９が第２の記憶状
態でその出力ＭＥＭが反対の論理値（例えば論理値０）
のときにはＳＡＲ１５の初期値を偶数設定方式にしたが
って設定する。
する。図３は、本発明の第２実施形態のブロック図であ
る。本実施形態では、ＳＡＲを単一のままとし、制御回
路のうちＳＡＲの初期設定の回路部分を分離し、記憶手
段の記憶状態に基づいてＳＡＲの初期値を切り換えるこ
とができるように構成されている。すなわち、Ａ／Ｄ変
換回路は、抵抗ストリング１１と、サンプルホールド回
路１２と、コンパレータ１３と、制御回路２１と、ＳＡ
Ｒ１５と、デコーダ１６と、ＡＤＣＲ１７と、記憶手段
１９と、初期値切換手段２２と、スイッチＳ０〜Ｓ７と
で構成される。初期値切換手段２２は、記憶手段１９が
第１の記憶状態でその出力ＭＥＭが所定の論理値（例え
ば論理値１）のときにはＳＡＲ１５の初期値を奇数設定
方式にしたがって設定し、記憶手段１９が第２の記憶状
態でその出力ＭＥＭが反対の論理値（例えば論理値０）
のときにはＳＡＲ１５の初期値を偶数設定方式にしたが
って設定する。
【００２９】図４（ａ）は、初期値切換手段２２の回路
図であり、３ビットの場合の構成例である。ＳＡＲ１５
は、３個のセットリセット付フリップフロップを備えコ
ンパレータ１３の比較出力を制御回路２１を介してＮ
２，Ｎ１，Ｎ０として入力する。記憶手段１９の出力Ｍ
ＥＭが論理値１のときにＣＰＵからのリセット信号ＲＥ
Ｓが入力すると、初期値切換手段２２では、第２の内部
リセット信号Ｒ２がハイレベルに変化し且つ制御回路２
１からの最上位ビットの比較ビット指定Ｎ２Ｃが初期値
設定時には論理値１のハイレベルとなるのでＳＡＲ１５
の最上位ビットのフリップフロップＦ／Ｆ２をリセット
するとともに、他のフリップフロップＦ／Ｆ１，Ｆ／Ｆ
０をセットする。この結果、図４（ｂ）に示すようにＳ
ＡＲ１５には初期値として（０１１）が設定される。こ
れに対して、記憶手段１９の出力ＭＥＭが論理値０のと
きにＣＰＵからのリセット信号ＲＥＳが入力すると、初
期値切換手段２２では、第１の内部リセット信号Ｒ１が
ハイレベルに変化し且つ制御回路２１からの最上位ビッ
トの比較ビット指定Ｎ２Ｃが初期値設定時には論理値１
のハイレベルとなるのでＳＡＲ１５の最上位ビットのフ
リップフロップＦ／Ｆ２をセットするとともに、他のフ
リップフロップＦ／Ｆ１，Ｆ／Ｆ０をリセットする。こ
の結果、図４（ｂ）に示すようにＳＡＲ１５には初期値
として（１００）が設定される。制御回路２１からの比
較ビット指定Ｎ２Ｃ，Ｎ１Ｃ，Ｎ０Ｃにより比較対象ビ
ットが指定され比較準備が行われる。
図であり、３ビットの場合の構成例である。ＳＡＲ１５
は、３個のセットリセット付フリップフロップを備えコ
ンパレータ１３の比較出力を制御回路２１を介してＮ
２，Ｎ１，Ｎ０として入力する。記憶手段１９の出力Ｍ
ＥＭが論理値１のときにＣＰＵからのリセット信号ＲＥ
Ｓが入力すると、初期値切換手段２２では、第２の内部
リセット信号Ｒ２がハイレベルに変化し且つ制御回路２
１からの最上位ビットの比較ビット指定Ｎ２Ｃが初期値
設定時には論理値１のハイレベルとなるのでＳＡＲ１５
の最上位ビットのフリップフロップＦ／Ｆ２をリセット
するとともに、他のフリップフロップＦ／Ｆ１，Ｆ／Ｆ
０をセットする。この結果、図４（ｂ）に示すようにＳ
ＡＲ１５には初期値として（０１１）が設定される。こ
れに対して、記憶手段１９の出力ＭＥＭが論理値０のと
きにＣＰＵからのリセット信号ＲＥＳが入力すると、初
期値切換手段２２では、第１の内部リセット信号Ｒ１が
ハイレベルに変化し且つ制御回路２１からの最上位ビッ
トの比較ビット指定Ｎ２Ｃが初期値設定時には論理値１
のハイレベルとなるのでＳＡＲ１５の最上位ビットのフ
リップフロップＦ／Ｆ２をセットするとともに、他のフ
リップフロップＦ／Ｆ１，Ｆ／Ｆ０をリセットする。こ
の結果、図４（ｂ）に示すようにＳＡＲ１５には初期値
として（１００）が設定される。制御回路２１からの比
較ビット指定Ｎ２Ｃ，Ｎ１Ｃ，Ｎ０Ｃにより比較対象ビ
ットが指定され比較準備が行われる。
【００３０】第２実施形態では、記憶手段１９が予め第
１の記憶状態に設定されている場合に奇数設定方式のＡ
／Ｄ変換回路として動作するが、奇数番のスイッチに導
通しない不良であって規定の変換精度が得られないとき
には、記憶手段１９を第２の記憶状態に設定変更するこ
とにより偶数設定方式のＡ／Ｄ変換回路に動作を変更し
て再度変換精度をテストする。ＳＡＲ１５を偶数設定方
式に変更後の動作は第１実施形態のＳＡＲ１５ｂの動作
と同様であり、また、偶数設定方式への変更による変換
精度の改善効果も図２（ｃ）に示した効果と同様であり
重複するので説明を省略する。なお、記憶手段１９は、
第１実施形態と同様に、ヒューズ素子や電気的書き込み
可能なＰＲＯＭ素子を用いた不揮発性の記憶手段である
ことがより好ましい。また、記憶手段１９が第１の記憶
状態（ＭＥＭ＝１）にあるときに奇数設定方式とし、第
２の記憶状態（ＭＥＭ＝０）にあるときに偶数設定方式
となるように構成されているとして説明したが、第１の
記憶状態をＭＥＭ＝０とし第２の記憶状態をＭＥＭ＝１
として、第１の記憶状態で偶数設定方式となり、第２の
記憶状態で奇数設定方式となるように構成してもよいこ
とは勿論である。
１の記憶状態に設定されている場合に奇数設定方式のＡ
／Ｄ変換回路として動作するが、奇数番のスイッチに導
通しない不良であって規定の変換精度が得られないとき
には、記憶手段１９を第２の記憶状態に設定変更するこ
とにより偶数設定方式のＡ／Ｄ変換回路に動作を変更し
て再度変換精度をテストする。ＳＡＲ１５を偶数設定方
式に変更後の動作は第１実施形態のＳＡＲ１５ｂの動作
と同様であり、また、偶数設定方式への変更による変換
精度の改善効果も図２（ｃ）に示した効果と同様であり
重複するので説明を省略する。なお、記憶手段１９は、
第１実施形態と同様に、ヒューズ素子や電気的書き込み
可能なＰＲＯＭ素子を用いた不揮発性の記憶手段である
ことがより好ましい。また、記憶手段１９が第１の記憶
状態（ＭＥＭ＝１）にあるときに奇数設定方式とし、第
２の記憶状態（ＭＥＭ＝０）にあるときに偶数設定方式
となるように構成されているとして説明したが、第１の
記憶状態をＭＥＭ＝０とし第２の記憶状態をＭＥＭ＝１
として、第１の記憶状態で偶数設定方式となり、第２の
記憶状態で奇数設定方式となるように構成してもよいこ
とは勿論である。
【００３１】次に、本発明のさらに別の実施形態につい
て説明する。図５は、本発明の第３実施形態のブロック
図である。Ａ／Ｄ変換回路は、抵抗ストリング１１と、
サンプルホールド回路１２と、コンパレータ１３と、制
御回路１４と、ＳＡＲ１５と、デコーダ１６と、ＡＤＣ
Ｒ１７と、記憶手段１９と、ビット反転手段３１と、ス
イッチＳ０〜Ｓ７とで構成される。図９の従来例に対し
てＳＡＲ１５とデコーダ１６の間にビット反転手段３１
が挿入されるとともに、ビット反転手段３１でビット反
転するか否かの設定を記憶する記憶手段１９とが追加さ
れており、他の部分は従来例と同一である。本実施形態
では第１実施形態および第２実施形態のようにＡ／Ｄ変
換精度不良のときにＳＡＲの初期値を変更するのではな
く、ＳＡＲ１５内の逐次比較情報のうち比較対象ビット
を含む未確定ビットのみをビット反転手段３１によりビ
ット反転し、タップ選択指示ＴＳとしてデコーダ１６に
送ることにより、ＳＡＲ１５内の逐次比較情報に対応す
るタップと隣接したタップに接続されるスイッチが選択
され導通する。
て説明する。図５は、本発明の第３実施形態のブロック
図である。Ａ／Ｄ変換回路は、抵抗ストリング１１と、
サンプルホールド回路１２と、コンパレータ１３と、制
御回路１４と、ＳＡＲ１５と、デコーダ１６と、ＡＤＣ
Ｒ１７と、記憶手段１９と、ビット反転手段３１と、ス
イッチＳ０〜Ｓ７とで構成される。図９の従来例に対し
てＳＡＲ１５とデコーダ１６の間にビット反転手段３１
が挿入されるとともに、ビット反転手段３１でビット反
転するか否かの設定を記憶する記憶手段１９とが追加さ
れており、他の部分は従来例と同一である。本実施形態
では第１実施形態および第２実施形態のようにＡ／Ｄ変
換精度不良のときにＳＡＲの初期値を変更するのではな
く、ＳＡＲ１５内の逐次比較情報のうち比較対象ビット
を含む未確定ビットのみをビット反転手段３１によりビ
ット反転し、タップ選択指示ＴＳとしてデコーダ１６に
送ることにより、ＳＡＲ１５内の逐次比較情報に対応す
るタップと隣接したタップに接続されるスイッチが選択
され導通する。
【００３２】図６は、第３実施形態のＡ／Ｄ変換動作の
説明図である。Ａ／Ｄ変換回路は奇数設定方式で、スイ
ッチＳ３が導通不良であるとし、記憶手段１９が第１の
記憶状態すなわち出力ＭＥＭが論理値１のときにはビッ
ト反転手段３１は動作しないものとする。したがって、
記憶手段１９の出力ＭＥＭが論理値１の状態では、図９
の従来例と実質的に同一であり、アナログ入力ＡＩＮを
０．０５Ｖとして入力したときには、図１０（ｂ）のよ
うに誤変換してＡ／Ｄ変換デジタル出力が０．４Ｖを示
す（１００）となり変換精度不良となる。
説明図である。Ａ／Ｄ変換回路は奇数設定方式で、スイ
ッチＳ３が導通不良であるとし、記憶手段１９が第１の
記憶状態すなわち出力ＭＥＭが論理値１のときにはビッ
ト反転手段３１は動作しないものとする。したがって、
記憶手段１９の出力ＭＥＭが論理値１の状態では、図９
の従来例と実質的に同一であり、アナログ入力ＡＩＮを
０．０５Ｖとして入力したときには、図１０（ｂ）のよ
うに誤変換してＡ／Ｄ変換デジタル出力が０．４Ｖを示
す（１００）となり変換精度不良となる。
【００３３】不良救済のために記憶手段１９を第２の記
憶状態にすると、出力ＭＥＭが論理値０となってビット
反転手段３１が動作状態となる。Ａ／Ｄ変換が開始され
ると、記憶手段１９の出力ＭＥＭが論理値１のときと同
じく、ＳＡＲ１５には逐次比較情報の初期値として（０
１１）が設定される。次に、最上位ビットＮ２の比較が
行われる。ビット反転手段３１により変換対象ビットＮ
２を含む未確定ビットＮ２，Ｎ１，Ｎ０がビット反転さ
れ、タップ選択指示ＴＳとして（１００）がデコーダ１
６に入力されるために、デコーダ１６の出力はスイッチ
Ｓ４を導通させてタップＴ４の電圧（０．４Ｖ）を基準
比較電圧としてコンパレータ１３に入力し、０．０５Ｖ
のアナログ入力ＡＩＮがこれより小さいのでコンパレー
タ出力が論理値０となる。この結果、最上位ビットＮ２
が０に確定する。
憶状態にすると、出力ＭＥＭが論理値０となってビット
反転手段３１が動作状態となる。Ａ／Ｄ変換が開始され
ると、記憶手段１９の出力ＭＥＭが論理値１のときと同
じく、ＳＡＲ１５には逐次比較情報の初期値として（０
１１）が設定される。次に、最上位ビットＮ２の比較が
行われる。ビット反転手段３１により変換対象ビットＮ
２を含む未確定ビットＮ２，Ｎ１，Ｎ０がビット反転さ
れ、タップ選択指示ＴＳとして（１００）がデコーダ１
６に入力されるために、デコーダ１６の出力はスイッチ
Ｓ４を導通させてタップＴ４の電圧（０．４Ｖ）を基準
比較電圧としてコンパレータ１３に入力し、０．０５Ｖ
のアナログ入力ＡＩＮがこれより小さいのでコンパレー
タ出力が論理値０となる。この結果、最上位ビットＮ２
が０に確定する。
【００３４】続いて、制御回路１４の制御の下に第２上
位ビットＮ１の比較準備を行う。すなわち、次の比較対
象ビットであるＮ１の論理値を反転して０に変更してＳ
ＡＲ１５内の逐次比較情報を（００１）とする。次に、
Ｎ１の比較が行われる。ビット反転手段３１により確定
済みのＮ２はそのままで変換対象ビットＮ１を含む未確
定ビットＮ１，Ｎ０がビット反転され、タップ選択指示
ＴＳとして（０１０）がデコーダ１６に入力され、デコ
ーダ１６の出力はスイッチＳ２を導通させてタップＴ２
の電圧（０．２Ｖ）を基準比較電圧としてコンパレータ
１３に入力し、０．０５Ｖのアナログ入力ＡＩＮがこれ
より小さいのでコンパレータ出力が論理値０となる。こ
の結果、Ｎ１が０に確定する。
位ビットＮ１の比較準備を行う。すなわち、次の比較対
象ビットであるＮ１の論理値を反転して０に変更してＳ
ＡＲ１５内の逐次比較情報を（００１）とする。次に、
Ｎ１の比較が行われる。ビット反転手段３１により確定
済みのＮ２はそのままで変換対象ビットＮ１を含む未確
定ビットＮ１，Ｎ０がビット反転され、タップ選択指示
ＴＳとして（０１０）がデコーダ１６に入力され、デコ
ーダ１６の出力はスイッチＳ２を導通させてタップＴ２
の電圧（０．２Ｖ）を基準比較電圧としてコンパレータ
１３に入力し、０．０５Ｖのアナログ入力ＡＩＮがこれ
より小さいのでコンパレータ出力が論理値０となる。こ
の結果、Ｎ１が０に確定する。
【００３５】続いて、制御回路１４の制御の下に最下位
ビットＮ０の比較準備を行う。すなわち、次の比較対象
ビットであるＮ０の論理値を反転して０に変更してＳＡ
Ｒ１５内の逐次比較情報を（０００）とする。次に、Ｎ
０の比較が行われる。ビット反転手段３１により確定済
みのＮ２およびＮ１はそのままで変換対象ビットＮ０が
ビット反転され、タップ選択指示ＴＳとして（００１）
がデコーダ１６に入力され、デコーダ１６の出力はスイ
ッチＳ１を導通させてタップＴ２の電圧（０．１Ｖ）を
基準比較電圧としてコンパレータ１３に入力し、０．０
５Ｖのアナログ入力ＡＩＮがこれより小さいのでコンパ
レータ出力が論理値０となる。この結果、Ｎ１が０に確
定し、Ａ／Ｄ変換結果のデジタル出力ＤＯＵＴは（００
０）となる。
ビットＮ０の比較準備を行う。すなわち、次の比較対象
ビットであるＮ０の論理値を反転して０に変更してＳＡ
Ｒ１５内の逐次比較情報を（０００）とする。次に、Ｎ
０の比較が行われる。ビット反転手段３１により確定済
みのＮ２およびＮ１はそのままで変換対象ビットＮ０が
ビット反転され、タップ選択指示ＴＳとして（００１）
がデコーダ１６に入力され、デコーダ１６の出力はスイ
ッチＳ１を導通させてタップＴ２の電圧（０．１Ｖ）を
基準比較電圧としてコンパレータ１３に入力し、０．０
５Ｖのアナログ入力ＡＩＮがこれより小さいのでコンパ
レータ出力が論理値０となる。この結果、Ｎ１が０に確
定し、Ａ／Ｄ変換結果のデジタル出力ＤＯＵＴは（００
０）となる。
【００３６】Ａ／Ｄ変換回路が偶数設定方式であっても
同様である。ＳＡＲ１５に（１００）が初期設定され、
スイッチＳ４が導通不良である場合には、記憶手段１９
を第２の記憶状態にすることによりＮ２の比較時にビッ
ト反転手段３１の出力であるタップ選択指示ＴＳは（０
１１）となり、デコーダ１６がスイッチＳ３を導通させ
てタップＴ３の電圧（０．３Ｖ）を基準比較電圧として
コンパレータ１３に入力し、０．０５Ｖのアナログ入力
ＡＩＮと比較してＮ２が０に確定する。同様に、Ｎ１の
比較では、ＳＡＲ１５内の逐次比較情報（０１０）のＮ
１以下のビットをビット反転してタップ選択指示ＴＳを
（００１）としてデコーダ１６に送りスイッチＳ１を導
通させてタップＴ１の電圧（０．１Ｖ）を基準比較電圧
としてコンパレータ１３に入力し、０．０５Ｖのアナロ
グ入力ＡＩＮと比較してＮ１が０に確定する。同様に、
Ｎ０の比較では、ＳＡＲ１５内の逐次比較情報（００
１）のＮ０をビット反転してタップ選択指示ＴＳを（０
００）としてデコーダ１６に送りスイッチＳ０を導通さ
せてタップＴ１の電圧（０Ｖ）を基準比較電圧としてコ
ンパレータ１３に入力し、０．０５Ｖのアナログ入力Ａ
ＩＮと比較してＮ０が１に確定する。この結果、Ａ／Ｄ
変換結果のデジタル出力ＤＯＵＴは（００１）となる。
同様である。ＳＡＲ１５に（１００）が初期設定され、
スイッチＳ４が導通不良である場合には、記憶手段１９
を第２の記憶状態にすることによりＮ２の比較時にビッ
ト反転手段３１の出力であるタップ選択指示ＴＳは（０
１１）となり、デコーダ１６がスイッチＳ３を導通させ
てタップＴ３の電圧（０．３Ｖ）を基準比較電圧として
コンパレータ１３に入力し、０．０５Ｖのアナログ入力
ＡＩＮと比較してＮ２が０に確定する。同様に、Ｎ１の
比較では、ＳＡＲ１５内の逐次比較情報（０１０）のＮ
１以下のビットをビット反転してタップ選択指示ＴＳを
（００１）としてデコーダ１６に送りスイッチＳ１を導
通させてタップＴ１の電圧（０．１Ｖ）を基準比較電圧
としてコンパレータ１３に入力し、０．０５Ｖのアナロ
グ入力ＡＩＮと比較してＮ１が０に確定する。同様に、
Ｎ０の比較では、ＳＡＲ１５内の逐次比較情報（００
１）のＮ０をビット反転してタップ選択指示ＴＳを（０
００）としてデコーダ１６に送りスイッチＳ０を導通さ
せてタップＴ１の電圧（０Ｖ）を基準比較電圧としてコ
ンパレータ１３に入力し、０．０５Ｖのアナログ入力Ａ
ＩＮと比較してＮ０が１に確定する。この結果、Ａ／Ｄ
変換結果のデジタル出力ＤＯＵＴは（００１）となる。
【００３７】このように、第３実施形態においても、第
１実施形態および第２実施形態と同様に、スイッチが導
通しない不良であるために規定の変換精度が得られない
ときに、記憶手段１９を第２の記憶状態に変更すること
により選択するスイッチをして再度変換精度をテストす
る。変更後のタップ選択指示ＴＳおよびこれを入力する
デコーダ１６の動作は第１実施形態および第２実施形態
と同様となり、変換精度の改善効果も図２（ｃ）に示し
た効果と同様となるので、部分的で且つ小幅な変換精度
低下であれば許容可能な応用分野に使用するＡ／Ｄ変換
回路内蔵マイクロコンピュータチップの不良を救済する
ことができる。
１実施形態および第２実施形態と同様に、スイッチが導
通しない不良であるために規定の変換精度が得られない
ときに、記憶手段１９を第２の記憶状態に変更すること
により選択するスイッチをして再度変換精度をテストす
る。変更後のタップ選択指示ＴＳおよびこれを入力する
デコーダ１６の動作は第１実施形態および第２実施形態
と同様となり、変換精度の改善効果も図２（ｃ）に示し
た効果と同様となるので、部分的で且つ小幅な変換精度
低下であれば許容可能な応用分野に使用するＡ／Ｄ変換
回路内蔵マイクロコンピュータチップの不良を救済する
ことができる。
【００３８】図７および図８は、第３実施形態における
ビット反転手段３１の実施例の図である。図７（ａ）
は、第１実施例の回路図であり、図７（ｂ）は、ビット
反転手段の動作を示す図である。第１実施例のビット反
転手段３１ａは、ＳＡＲ１５の初期値として最上位ビッ
トのみが０で他がすべて１に設定される奇数設定方式の
逐次比較形Ａ／Ｄ変換回路に適用する。ビット反転手段
３１ａは、記憶手段１９が第１の記憶状態のときに全ビ
ットが０であり、記憶手段１９が第２の記憶状態のとき
に最下位ビットのみが１となるレジスタ４１と、ＳＡＲ
１５に格納された値とレジスタ４１に格納された値とを
加算してタップ選択指示ＴＳとして出力する全加算器４
２とを備えている。図７（ｂ）に示すように、記憶手段
１９が第１の記憶状態（ＭＥＭ＝１）のときにはタップ
選択指示ＴＳはＳＡＲ１５内の逐次比較情報と同じであ
り、記憶手段１９が第２の記憶状態（ＭＥＭ＝０）のと
きにはタップ選択指示ＴＳはＳＡＲ１５内の逐次比較情
報に１だけ加算して得られる値となる。図７（ｂ）にお
いてＸは確定済みのビットを表すので、記憶手段１９が
第２の記憶状態（ＭＥＭ＝０）のときのタップ選択指示
ＴＳの値は、ＳＡＲ１５内の逐次比較情報のうち（確定
済みのビットはそのままで）比較対象ビットを含む未確
定ビットだけをビット反転した値であることが示されて
いる。
ビット反転手段３１の実施例の図である。図７（ａ）
は、第１実施例の回路図であり、図７（ｂ）は、ビット
反転手段の動作を示す図である。第１実施例のビット反
転手段３１ａは、ＳＡＲ１５の初期値として最上位ビッ
トのみが０で他がすべて１に設定される奇数設定方式の
逐次比較形Ａ／Ｄ変換回路に適用する。ビット反転手段
３１ａは、記憶手段１９が第１の記憶状態のときに全ビ
ットが０であり、記憶手段１９が第２の記憶状態のとき
に最下位ビットのみが１となるレジスタ４１と、ＳＡＲ
１５に格納された値とレジスタ４１に格納された値とを
加算してタップ選択指示ＴＳとして出力する全加算器４
２とを備えている。図７（ｂ）に示すように、記憶手段
１９が第１の記憶状態（ＭＥＭ＝１）のときにはタップ
選択指示ＴＳはＳＡＲ１５内の逐次比較情報と同じであ
り、記憶手段１９が第２の記憶状態（ＭＥＭ＝０）のと
きにはタップ選択指示ＴＳはＳＡＲ１５内の逐次比較情
報に１だけ加算して得られる値となる。図７（ｂ）にお
いてＸは確定済みのビットを表すので、記憶手段１９が
第２の記憶状態（ＭＥＭ＝０）のときのタップ選択指示
ＴＳの値は、ＳＡＲ１５内の逐次比較情報のうち（確定
済みのビットはそのままで）比較対象ビットを含む未確
定ビットだけをビット反転した値であることが示されて
いる。
【００３９】図７（ｃ）は、第３実施形態におけるビッ
ト反転手段３１の第２実施例の回路図であり、図７
（ｄ）は、ビット反転手段の動作を示す図である。第２
実施例のビット反転手段３１ｂは、ＳＡＲ１５の初期値
として最上位ビットのみが１で他がすべて０に設定され
る偶数設定方式の逐次比較形Ａ／Ｄ変換回路に適用す
る。ビット反転手段３１ｂは、記憶手段１９が第１の記
憶状態のときに全ビットが０であり、記憶手段１９が第
２の記憶状態のときに全ビットが１となるレジスタ４３
と、ＳＡＲ１５に格納された値とレジスタ４３に格納さ
れた値とを加算してタップ選択指示ＴＳとして出力する
全加算器４４とを備えている。図７（ｄ）に示すよう
に、記憶手段１９が第１の記憶状態（ＭＥＭ＝１）のと
きにはタップ選択指示ＴＳはＳＡＲ１５内の逐次比較情
報と同じであり、記憶手段１９が第２の記憶状態（ＭＥ
Ｍ＝０）のときにはタップ選択指示ＴＳはＳＡＲ１５内
の逐次比較情報から１だけ減算して得られる値となる。
すなわち、図７（ｃ）のビット反転手段３１ｂは、実質
的にはＳＡＲ１５内の逐次比較情報から１だけ減算する
減算回路として動作する。図７（ｄ）においてもＸは確
定済みのビットとし、記憶手段１９が第２の記憶状態
（ＭＥＭ＝０）のときのタップ選択指示ＴＳの値は、Ｓ
ＡＲ１５内の逐次比較情報のうち（確定済みのビットは
そのままで）比較対象ビットを含む未確定ビットだけを
ビット反転した値であることが示されている。
ト反転手段３１の第２実施例の回路図であり、図７
（ｄ）は、ビット反転手段の動作を示す図である。第２
実施例のビット反転手段３１ｂは、ＳＡＲ１５の初期値
として最上位ビットのみが１で他がすべて０に設定され
る偶数設定方式の逐次比較形Ａ／Ｄ変換回路に適用す
る。ビット反転手段３１ｂは、記憶手段１９が第１の記
憶状態のときに全ビットが０であり、記憶手段１９が第
２の記憶状態のときに全ビットが１となるレジスタ４３
と、ＳＡＲ１５に格納された値とレジスタ４３に格納さ
れた値とを加算してタップ選択指示ＴＳとして出力する
全加算器４４とを備えている。図７（ｄ）に示すよう
に、記憶手段１９が第１の記憶状態（ＭＥＭ＝１）のと
きにはタップ選択指示ＴＳはＳＡＲ１５内の逐次比較情
報と同じであり、記憶手段１９が第２の記憶状態（ＭＥ
Ｍ＝０）のときにはタップ選択指示ＴＳはＳＡＲ１５内
の逐次比較情報から１だけ減算して得られる値となる。
すなわち、図７（ｃ）のビット反転手段３１ｂは、実質
的にはＳＡＲ１５内の逐次比較情報から１だけ減算する
減算回路として動作する。図７（ｄ）においてもＸは確
定済みのビットとし、記憶手段１９が第２の記憶状態
（ＭＥＭ＝０）のときのタップ選択指示ＴＳの値は、Ｓ
ＡＲ１５内の逐次比較情報のうち（確定済みのビットは
そのままで）比較対象ビットを含む未確定ビットだけを
ビット反転した値であることが示されている。
【００４０】図８（ａ）は、第３実施形態におけるビッ
ト反転手段３１の第３実施例の回路図であり、図８
（ｂ）は、ビット反転手段の動作を示す図である。ビッ
ト反転手段３１ｃは、記憶手段１９の出力ＭＥＭの状態
と制御回路１４からの確定済ビット通知ＦＮ１，ＦＮ２
の状態とに基づいてＳＡＲ１５からの入力の各ビットの
反転／非反転を行い、タップ選択指示ＴＳを出力する。
図８（ｂ）に示すように、記憶手段１９が第１の記憶状
態（ＭＥＭ＝１）のときには、確定済ビット通知ＦＮ
１，ＦＮ２の状態に関係なく選択信号Ｓ１，Ｓ２ともに
論理値１となって各セレクタはＳＡＲからの直接の入力
をそのまま出力するので、結果としてＳＡＲ１５の値を
ビット反転を加えずにそのままタップ選択指示ＴＳとし
て出力する。これに対して記憶手段１９が第２の記憶状
態（ＭＥＭ＝０）のときには、確定済ビット通知ＦＮ
１，ＦＮ２のうち論理値１の確定済ビット通知ＦＮｉに
関係する選択信号Ｓｉは論理値１となり、それ以外の選
択信号Ｓｊ（ｉ≠ｊ）は論理値０となる。これによりＳ
ＡＲ１５の確定済ビットはビット反転を加えずにそのま
まセレクタから出力し、ＳＡＲ１５の未確定ビットに対
してはセレクタが反転信号側を選択するので、結果とし
て比較対象ビット以下の桁の各ビットのみがビット反転
されてタップ選択指示ＴＳとして出力する。図８（ｂ）
で示したように、第３実施例のビット反転手段３１ｃ
は、奇数設定方式および偶数設定方式のいずれの逐次比
較形Ａ／Ｄ変換回路にも共通に適用可能である。
ト反転手段３１の第３実施例の回路図であり、図８
（ｂ）は、ビット反転手段の動作を示す図である。ビッ
ト反転手段３１ｃは、記憶手段１９の出力ＭＥＭの状態
と制御回路１４からの確定済ビット通知ＦＮ１，ＦＮ２
の状態とに基づいてＳＡＲ１５からの入力の各ビットの
反転／非反転を行い、タップ選択指示ＴＳを出力する。
図８（ｂ）に示すように、記憶手段１９が第１の記憶状
態（ＭＥＭ＝１）のときには、確定済ビット通知ＦＮ
１，ＦＮ２の状態に関係なく選択信号Ｓ１，Ｓ２ともに
論理値１となって各セレクタはＳＡＲからの直接の入力
をそのまま出力するので、結果としてＳＡＲ１５の値を
ビット反転を加えずにそのままタップ選択指示ＴＳとし
て出力する。これに対して記憶手段１９が第２の記憶状
態（ＭＥＭ＝０）のときには、確定済ビット通知ＦＮ
１，ＦＮ２のうち論理値１の確定済ビット通知ＦＮｉに
関係する選択信号Ｓｉは論理値１となり、それ以外の選
択信号Ｓｊ（ｉ≠ｊ）は論理値０となる。これによりＳ
ＡＲ１５の確定済ビットはビット反転を加えずにそのま
まセレクタから出力し、ＳＡＲ１５の未確定ビットに対
してはセレクタが反転信号側を選択するので、結果とし
て比較対象ビット以下の桁の各ビットのみがビット反転
されてタップ選択指示ＴＳとして出力する。図８（ｂ）
で示したように、第３実施例のビット反転手段３１ｃ
は、奇数設定方式および偶数設定方式のいずれの逐次比
較形Ａ／Ｄ変換回路にも共通に適用可能である。
【００４１】なお、第１実施形態、第２実施形態、第３
実施形態のいずれについても、単純化のために３ビット
Ａ／Ｄ変換回路を用いて説明したが、本発明は、３ビッ
トに限定されるものではなく抵抗ストリングを用いたｎ
（ｎは自然数）ビットの逐次比較形Ａ／Ｄ変換回路に容
易に拡張して適用できるものである。
実施形態のいずれについても、単純化のために３ビット
Ａ／Ｄ変換回路を用いて説明したが、本発明は、３ビッ
トに限定されるものではなく抵抗ストリングを用いたｎ
（ｎは自然数）ビットの逐次比較形Ａ／Ｄ変換回路に容
易に拡張して適用できるものである。
【００４２】
【発明の効果】以上のように、本発明の逐次比較形Ａ／
Ｄ変換回路では、Ａ／Ｄ変換回路の変換精度をテストし
て変換精度不良であった場合には、記憶手段の記憶状態
を変更することにより、最初に最上位ビットのみが０で
他がすべて１のデコーダ入力に対応するスイッチを選択
して逐次比較を行うＡ／Ｄ変換回路を、最初に最上位ビ
ットのみが１で他がすべて０のデコーダ入力に対応する
スイッチを選択して逐次比較を行うＡ／Ｄ変換回路に変
更でき、または、最初に最上位ビットのみが１で他がす
べて０のデコーダ入力に対応するスイッチを選択して逐
次比較を行うＡ／Ｄ変換回路を、最初に最上位ビットの
みが０で他がすべて１のデコーダ入力に対応するスイッ
チを選択して逐次比較を行うＡ／Ｄ変換回路に変更でき
るので、不良がスイッチの導通不良によるものである場
合には救済することが可能となる。１０ビット程度でス
イッチ用ＭＯＳＦＥＴの個数が多くデコーダからスイッ
チまで配線本数も多いＡ／Ｄ変換回路ではＭＯＳＦＥＴ
の故障や配線の断線等に起因するスイッチの導通不良の
頻度が増大するため、本発明をマイクロコンピュータチ
ップ等に内蔵されるＡ／Ｄ変換回路に適用することによ
りチップの歩留まり向上に効果が大である。
Ｄ変換回路では、Ａ／Ｄ変換回路の変換精度をテストし
て変換精度不良であった場合には、記憶手段の記憶状態
を変更することにより、最初に最上位ビットのみが０で
他がすべて１のデコーダ入力に対応するスイッチを選択
して逐次比較を行うＡ／Ｄ変換回路を、最初に最上位ビ
ットのみが１で他がすべて０のデコーダ入力に対応する
スイッチを選択して逐次比較を行うＡ／Ｄ変換回路に変
更でき、または、最初に最上位ビットのみが１で他がす
べて０のデコーダ入力に対応するスイッチを選択して逐
次比較を行うＡ／Ｄ変換回路を、最初に最上位ビットの
みが０で他がすべて１のデコーダ入力に対応するスイッ
チを選択して逐次比較を行うＡ／Ｄ変換回路に変更でき
るので、不良がスイッチの導通不良によるものである場
合には救済することが可能となる。１０ビット程度でス
イッチ用ＭＯＳＦＥＴの個数が多くデコーダからスイッ
チまで配線本数も多いＡ／Ｄ変換回路ではＭＯＳＦＥＴ
の故障や配線の断線等に起因するスイッチの導通不良の
頻度が増大するため、本発明をマイクロコンピュータチ
ップ等に内蔵されるＡ／Ｄ変換回路に適用することによ
りチップの歩留まり向上に効果が大である。
【図１】本発明の第１実施形態のブロック図である。
【図２】第１実施形態の動作を説明する図である。
【図３】本発明の第２実施形態のブロック図である。
【図４】第２実施形態における初期値切換手段の回路図
である。
である。
【図５】本発明の第３実施形態のブロック図である。
【図６】第３実施形態のＡ／Ｄ変換動作の説明図であ
る。
る。
【図７】第３実施形態におけるビット反転手段の実施例
の図である。
の図である。
【図８】第３実施形態におけるビット反転手段の実施例
の図である。
の図である。
【図９】従来の逐次比較形Ａ／Ｄ変換回路のブロック図
である。
である。
【図１０】従来例の動作を説明する図である。
１１ 抵抗ストリング １２ サンプルホールド回路 １３ コンパレータ １４，１４ａ，１４ｂ，２１ 制御回路 １５，１５ａ，１５ｂ ＳＡＲ（逐次比較レジスタ） １６ デコーダ １７ ＡＤＣＲ（Ａ／Ｄ変換結果レジスタ） １８ 内部バス １９ 記憶手段 ２０ ＳＡＲ切換手段 ２２ 初期値切換手段 ３１，３１ａ，３１ｂ，３１ｃ ビット反転手段
Claims (10)
- 【請求項１】 抵抗ストリングを用いた逐次比較形のＡ
／Ｄ変換回路において、 第１の記憶状態と第２の記憶状態とを有する記憶手段
と、 前記記憶手段が第１の記憶状態であるときにはＡ／Ｄ変
換開始時の逐次比較情報の最上位ビットが０で他ビット
を１とし第２の記憶状態であるときにはＡ／Ｄ変換開始
時の逐次比較情報の最上位ビットが１で他ビットを０と
する手段と、 前記逐次比較情報に対応する前記抵抗ストリングの基準
比較電圧タップに接続するスイッチを導通させるデコー
ダとを備えることを特徴とするＡ／Ｄ変換回路。 - 【請求項２】 抵抗ストリングを用いた逐次比較形のＡ
／Ｄ変換回路において、 第１の記憶状態と第２の記憶状態とを有する記憶手段
と、 第１の制御回路の制御の下に逐次比較情報を格納しＡ／
Ｄ変換開始時に初期値として最上位ビットが０で他ビッ
トが１に設定される第１の逐次比較レジスタと、 第２の制御回路の制御の下に逐次比較情報を格納しＡ／
Ｄ変換開始時に初期値として最上位ビットが１で他ビッ
トが０に設定される第２の逐次比較レジスタと、 前記記憶手段が第１の記憶状態にあるときには前記第１
の逐次比較レジスタを選択し第２の記憶状態にあるとき
には前記第２の逐次比較レジスタを選択する逐次比較レ
ジスタ切換手段と、 前記逐次比較レジスタ切換手段により選択された逐次比
較レジスタの逐次比較情報に対応する前記抵抗ストリン
グの基準比較電圧タップに接続するスイッチを導通させ
るデコーダとを備えることを特徴とするＡ／Ｄ変換回
路。 - 【請求項３】 前記記憶手段が、不揮発性記憶素子によ
り記憶するものであることを特徴とする請求項２記載の
Ａ／Ｄ変換回路。 - 【請求項４】 抵抗ストリングを用いた逐次比較形のＡ
／Ｄ変換回路において、 第１の記憶状態と第２の記憶状態とを有する記憶手段
と、 制御回路の制御の下に逐次比較情報を格納する逐次比較
レジスタと、 前記記憶手段が第１の記憶状態にあるときにはＡ／Ｄ変
換開始時に前記逐次比較レジスタの初期値として最上位
ビットが０で他ビットが１に設定し第２の記憶状態にあ
るときには前記逐次比較レジスタの初期値として最上位
ビットが１で他ビットが０に設定する初期値切換手段
と、 前記逐次比較レジスタの逐次比較情報に対応する前記抵
抗ストリングの基準比較電圧タップに接続するスイッチ
を導通させるデコーダとを備えることを特徴とするＡ／
Ｄ変換回路。 - 【請求項５】 前記記憶手段が、不揮発性記憶素子によ
り記憶するものであることを特徴とする請求項４記載の
Ａ／Ｄ変換回路。 - 【請求項６】 抵抗ストリングを用いた逐次比較形のＡ
／Ｄ変換回路において、 第１の記憶状態と第２の記憶状態とを有する記憶手段
と、 制御回路の制御の下に逐次比較情報を格納する逐次比較
レジスタと、 前記記憶手段が第１の記憶状態にあるときには前記逐次
比較レジスタの逐次比較情報をそのまま出力し第２の記
憶状態にあるときには前記逐次比較レジスタの逐次比較
情報のうち未確定ビットをビット反転して出力するビッ
ト反転手段と、 前記ビット反転手段からの出力情報に対応する前記抵抗
ストリングの基準比較電圧タップに接続するスイッチを
導通させるデコーダとを備えることを特徴とするＡ／Ｄ
変換回路。 - 【請求項７】 前記記憶手段が、不揮発性記憶素子によ
り記憶するものであることを特徴とする請求項６記載の
Ａ／Ｄ変換回路。 - 【請求項８】 前記ビット反転手段は、前記記憶手段が
第１の記憶状態にあるときには逐次比較レジスタの逐次
比較情報に０を加算して出力し第２の記憶状態にあると
きには前記逐次比較レジスタの逐次比較情報に１を加算
して出力する加算回路を備えることを特徴とする請求項
６または７記載のＡ／Ｄ変換回路。 - 【請求項９】 前記ビット反転手段は、前記記憶手段が
第１の記憶状態にあるときには逐次比較レジスタの逐次
比較情報から０を減算して出力し第２の記憶状態にある
ときには前記逐次比較レジスタの逐次比較情報から１を
実質的に減算して出力する減算回路を備えることを特徴
とする請求項６または７記載のＡ／Ｄ変換回路。 - 【請求項１０】 前記ビット反転手段は、逐次比較レジ
スタの逐次比較情報と記憶手段の記憶状態を示す記憶状
態信号と前記逐次比較情報の各ビットに対応して変換確
定済であればアクティブレベルとなる確定済ビット通知
とを入力し、前記記憶手段が第１の記憶状態にあるとき
には前記逐次比較情報をそのまま出力し第２の記憶状態
にあるときにはアクティブレベルである確定済ビット通
知に対応する前記逐次比較情報のビットはそのままでイ
ンアクティブレベルである確定済ビット通知に対応する
前記逐次比較情報のビットはビット反転して出力する機
能を有することを特徴とする請求項６または７記載のＡ
／Ｄ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001159986A JP2002353811A (ja) | 2001-05-29 | 2001-05-29 | Ａ／ｄ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001159986A JP2002353811A (ja) | 2001-05-29 | 2001-05-29 | Ａ／ｄ変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002353811A true JP2002353811A (ja) | 2002-12-06 |
Family
ID=19003474
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001159986A Pending JP2002353811A (ja) | 2001-05-29 | 2001-05-29 | Ａ／ｄ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002353811A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100669275B1 (ko) | 2003-11-07 | 2007-01-16 | 산요덴키가부시키가이샤 | Ａｄ 컨버터 |
| US7604177B2 (en) | 2004-05-14 | 2009-10-20 | Oki Electric Industry Co., Ltd. | Contactless data carrier, interrogator, contactless data carrier system, and method of acquiring data |
-
2001
- 2001-05-29 JP JP2001159986A patent/JP2002353811A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100669275B1 (ko) | 2003-11-07 | 2007-01-16 | 산요덴키가부시키가이샤 | Ａｄ 컨버터 |
| US7604177B2 (en) | 2004-05-14 | 2009-10-20 | Oki Electric Industry Co., Ltd. | Contactless data carrier, interrogator, contactless data carrier system, and method of acquiring data |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20070705 |