KR100669275B1

KR100669275B1 - Ａｄ 컨버터

Info

Publication number: KR100669275B1
Application number: KR1020040089894A
Authority: KR
Inventors: 가와따쯔요시
Original assignee: 산요덴키가부시키가이샤
Priority date: 2003-11-07
Filing date: 2004-11-05
Publication date: 2007-01-16
Also published as: CN100442667C; JP2005142932A; US7030802B2; TWI289978B; US20050099329A1; TW200516863A; CN1614895A; KR20050044298A

Abstract

AD 변환의 정밀도를 향상시킨다. 아날로그값을 디지털값으로 변환하기 위한 기준 전압을 각 접속부에 발생하는 직렬 저항체와, PMOSFET 및 NMOSFET가 병렬로 조합되어 구성되고 상기 접속부마다 설치되는 반도체 스위치를 포함하고, 상기 PMOSFET가 구비하는 제1 게이트 전극에 제1 전압을 인가하여 도통시키고, 또한 상기 NMOSFET가 구비하는 제2 게이트 전극에 상기 제1 전압보다 높은 제2 전압을 인가하여 도통시켜, 상기 반도체 스위치로부터 출력되는 상기 기준 전압과 상기 아날로그값을 비교한 결과에 기초하여 상기 디지털값을 생성하는 AD 컨버터로서, 상기 제1 게이트 전극에 인가되는 상기 제1 전압을 강압하는 것과, 상기 제2 게이트 전극에 인가되는 상기 제2 전압을 승압하는 것 중 적어도 하나를 행하는 제어 회로를 포함하는 것으로 한다.

AD 컨버터, PMOSFET, NMOSFET, 반도체 스위치, 게이트 전극, 직렬 저항체, 기준 전압, 제어 회로

Description

ＡＤ 컨버터{ANALOG/DIGITAL CONVERTER}

도 1은 본 발명의 실시 형태에 따른 AD 컨버터의 구성을 나타내는 도면.

도 2는 본 발명의 실시 형태에 따른 트랜스퍼 게이트와 그 주변 회로의 구성을 나타내는 도면.

도 3은 본 발명의 실시 형태에 따른 승압 회로의 구성의 일례를 나타내는 도면.

도 4는 본 발명의 실시 형태에 따른 승압 회로의 구성의 그 밖의 예를 나타내는 도면.

도 5는 NMOSFET의 게이트 전압을 승압했을 때의 특성의 변화에 대하여 설명하는 도면.

<도면의 주요 부분에 대한 부호의 설명>

10 : 직렬 저항체

20 : 그룹

25 : 제1 스위치군

35 : 제2 스위치군

30, 40, 50 : 아날로그 스위치

60 : 용량 소자

70 : 콤퍼레이터

80 : 인코더

90 : 레지스터

21, 31, 41, 100, 200 : 트랜스퍼 게이트

22, 23, 32, 33, 42, 43, 110, 120 : 인버터

210, 220 : 인버터

301 : 링오실레이터

302, 306 : 인버터

305 : 용량 소자

303, 304, 307, 308, 309 : 아날로그 스위치

본 발명은 AD 컨버터에 관한 것이다.

AD 컨버터는 축차 비교형, 일괄 비교형 등의 종류가 있으며, 또한 적분기를 이용하는 타입, 직렬 저항체(일반적으로, 래더 저항이라고 칭함)를 이용하는 타입 등으로 분류된다. 이하에서는, 직렬 저항체를 이용한 AD 컨버터에 대하여 간단히 설명한다.

AD 컨버터는, 그 분해능(예를 들면, m 비트)에 따라서, 2↑m개(↑는 멱승)의 저항을 직렬 접속한 직렬 저항체를 구비한다. 직렬 저항체의 일단에는 전원 전압 VDD를 접속하고, 타단에는 접지 전압 GND를 접속하고 있다. 또한, 직렬 저항체를 구성하는 저항의 각 접속부에는, PMOS 및 NMOSFET이 병렬로 조합되어 구성된 트랜스퍼 게이트(혹은, 트랜스미션 게이트라고 칭함. 이하, TG라고 칭함)가 접속된다.

TG는, PMOS 및 NMOSFET의 각각의 게이트 전극에 대하여 상호 역 극성이면서 동일 레벨의 전압을 인가시킴으로써, PMOS 및 NMOSFET가 모두 도통 상태로 되었을 때, 자신과 접속되는 직렬 저항체의 접속부에서의 아날로그 전압을 외부에 출력하는 소위 CM0S 아날로그 스위치로서 기능한다.

AD 컨버터는 이들 TG의 도통/비도통을 제어하며, 또한 도통시킨 TG로부터 출력되는 직렬 저항체의 접속부에서의 아날로그 전압(기준 전압)과, 디지털값으로 변환을 행하는 아날로그값의 비교 결과에 기초하여, 해당 아날로그값을 디지털값으로 변환하는 것이다(예를 들면, 이하에 기재한 특허 문헌 1 참조).

[특허 문헌 1] 일본특허공개 평6-120828호 공보

그런데, 최근, 반도체 집적 회로에서의 동작 전압의 저 전압화로의 이행이 가속하고 있고, AD 컨버터 및 이것이 구비하는 TG에 대해서도 저 전압 동작시키도록 설계·개발이 급격히 진행되고 있다. 그러나, TG를 저 전압 동작시킨 경우, TG의 도통 시의 전류가 흐르기 어렵게 되어, TG의 ON 임피던스가 증가하는 문제점이 발생하게 된다. 또한, 증가한 TG의 ON 임피던스와 배선 용량의 곱에 의한 시상수에 의해, 직렬 저항체의 접속부로부터 선택된 기준 전압의 파형이 둔하게 되어, 해당 기준 전압이 확정되기 전에 아날로그값과의 잘못된 비교가 행하여져서 AD 변환 의 정밀도가 악화될 우려도 있다.

특히, 기준 전압의 파형이 둔하게 된다고 하는 문제점은, 기준 전압으로서 전원 전압 VDD의 1/2(이하, 1/2 VDD라고 칭함)이 선택되는 경우 즉, PMOSFET 및 NMOSFET의 게이트·소스 간 전압 Vgs가 모두 1/2 VDD 부근으로 되는 경우에, 보다 현저히 나타나게 된다.

본 발명은 상술한 과제를 감안하여 이루어진 것으로, AD 변환의 정밀도를 향상시킨 AD 컨버터를 제공하는 것을 목적으로 한다.

상술한 과제를 해결하기 위한 주된 본 발명은, 아날로그값을 디지털값으로 변환하기 위한 기준 전압을 각 접속부에 발생하는 직렬 저항체와, PMOSFET 및 NMOSFET가 병렬로 조합되어 구성되고 상기 접속부마다 설치되는 반도체 스위치를 포함하고, 상기 PMOSFET가 구비하는 제1 게이트 전극에 제1 전압을 인가하여 도통시키고, 또한 상기 NMOSFET가 구비하는 제2 게이트 전극에 상기 제1 전압보다 높은 제2 전압을 인가하여 도통시켜, 상기 반도체 스위치로부터 출력되는 상기 기준 전압과 상기 아날로그값을 비교한 결과에 기초하여 상기 디지털값을 생성하는 AD 컨버터로서, 상기 제1 게이트 전극에 인가되는 상기 제1 전압을 강압하는 것과, 상기 제2 게이트 전극에 인가되는 상기 제2 전압을 승압하는 것 중 적어도 하나를 행하는 제어 회로를 포함하는 것으로 한다.

<실시예>

도 1을 참조하면서, 본 발명의 일 실시 형태에 따른 AD 컨버터에 대하여 설명한다. 또, 이하에 설명하는 본 실시 형태에서는, AD 컨버터는 축차 비교형 AD 컨버터로서, 아날로그 전압 VA를 8 비트의 디지털값(D7∼D0)으로 변환하는 것으로 한다.

도 1에서, 축차 비교형 AD 컨버터는 직렬 저항체(10), 제1 스위치군(25), 제2 스위치군(35), 아날로그 스위치(40, 50), 용량 소자(60), 콤퍼레이터(70), 인코더(80)를 구비한다.

직렬 저항체(10)는, 한쪽 단자에는 전원 전압 VDD, 다른 쪽 단자에는 접지 전위 GND가 접속되어 있고, 후술하는 콤퍼레이터(70)에서, 아날로그 전압 VA와 비교되는 기준 전압에 대하여 각 접속부에 발생시키는 것이다. 본 실시 형태에서는, 축차 비교형 AD 컨버터는 8 비트의 분해능을 갖기 때문에, 직렬 저항체(10)는, 저항값 R을 갖는 256(= 2↑8)개의 저항을 전원 전압 VDD와 접지 전위 GND 사이에 직렬 접속하여, 255개(= 2↑8 - 1)의 각 접속부의 분압 전압을 기준 전압으로서 발생시킨다.

그런데, 직렬 저항체(10)가 구비하는 저항의 개수는, 축차 비교형 AD 컨버터의 분해능에 따라, 멱승의 단위로 증가하게 되기 때문에, 직렬 저항체(10)를 세로 길이로 배치하는 것은 현실적으로 곤란하게 된다. 그래서, 직렬 저항체(10)는, 도 1에 도시하는 바와 같이, 소정 수(도 1에 도시하는 예에서는 3회) 접어 겹쳐 배치하는 것이 바람직하다. 직렬 저항체(10)를 접어 겹쳐 배치함으로써, 그 배치 면적을 응축함과 함께 다른 회로 소자의 배치를 용이하게 한다. 또한, 직렬 저항체 (10)를 세로 길이로 배치한 경우에 비해, 양단의 에칭 오차 등에 의한 분압비의 변동이 발생하기 어렵게 된다.

제1 스위치군(25)은, 직렬 저항체(10)의 각 접속부와 1 대 1로 설치되는 트랜스퍼 게이트(이하, TG라고 칭함. 『제1 반도체 스위치』)(21)의 집합체이다. 또한, 제1 스위치군(25)에서는, TG(21)를 선택하기 위한 제어 전압 A의 개수를 절약하여 각 회로 소자의 배치를 쉽게 하기 위해서, 동일한 제어 전압 A에 기초하여 모두 도통 또는 비도통으로 시키기 위해 제어를 행하는 TG(21)마다 그룹화를 행한다. 즉, 해당 그룹(20)은 제어 전압 A의 개수에 1 대 1로 대응하고 있어, 제어 전압 A의 개수를 n개로 한 경우, 해당 그룹(20)은 n조 존재하는 것으로 된다.

본 실시 형태에서는, 제어 전압 A(A1∼A64)의 개수는 "64"개로 하고, 제1 스위치군(25)은, 제어 전압 A1에 기초하여 "3"개의 TG(21a, 21b, 21c)에 대한 일괄된 도통/비도통의 제어가 이루어지는 그룹(20a)이거나, 제어 전압 A64에 기초하여 "4"개의 TG(21)에 대한 일괄된 도통/비도통의 제어가 이루어지는 그룹(20b) 등, 계 "64"조의 그룹(20)이 존재한다.

여기서, 제어 전압 A1에 속하는 그룹(20a)을 예로 들어, 제1 스위치군(25)이 갖는 각 그룹(20) 내의 구성에 대하여 더욱 상세히 설명한다. 또, 여기서는, 제어 전압 A의 레벨이 "0"의 논리값을 나타낼 때 각 TG(21a, 21b, 21c)는 도통하고, 제어 전압 A의 레벨이 "1"의 논리값을 나타낼 때 각 TG(21a, 21b, 21c)는 비도통으로 되는 것으로 한다.

그룹(20a)은, 제어 전압 A1에 기초하여 일괄된 도통/비도통의 제어가 이루어 지는 "3"개의 TG(21a, 21b, 21c)와, 인버터(22)와, 인버터(23)로 구성된다.

TG(21a, 21b, 21c)는, 각각, PMOSFET(『P형 스위칭 소자』) 및 NMOSFET(『N형 스위칭 소자』)가 병렬로 조합되어 구성된다. 인버터(22)는, 후술하는 인코더(80)로부터 공급되는 제어 전압 A가 인가되고, 그 논리를 반전시킨 출력이, 인버터(23) 및 TG(21a, 21b, 21c)가 구비하는 PMOSFET의 게이트 전극(『제1 게이트 전극』)에 인가된다. 인버터(23)는, 인버터(22)의 출력이 인가되고, 그 논리를 반전시킨 출력 즉, 제어 전압 A와 동일한 논리값을 나타내는 전압이, TG(21a, 21b, 21c)가 구비하는 NMOSFET의 게이트 전극(『제2 게이트 전극』)에 인가된다.

즉, 인버터(22) 및 인버터(23)는, TG(21a, 21b, 21c)가 구비하는 PMOSFET 및 NMOSFET를 모두 도통 혹은 비도통의 상태로 시키기 위해, PMOSFET 및 NMOSFET의 각 게이트 전극에 상호 논리가 반전된 제어 전압을 인가시키기 위한 제어 회로로서 기능한다.

제2 스위치군(35)은, 제1 스위치군(25)의 각 그룹(20)이 갖는 TG(21)의 개수 중 최대수만큼, 아날로그 스위치(30a, 30b, 30c, 30d)를 구비한다. 본 실시 형태에서는, 그룹(20a)이 "3"개의 TG(21a, 21b, 21c)를 갖는 것 이외에, 그 밖의 그룹(20)은 "4"개의 TG(21)를 갖기 때문에, 제1 스위치군(25)의 각 그룹(20)이 갖는 TG(21)의 개수 중 최대수는 "4"개로 된다. 따라서, 제2 스위치군(35)은, "4"개의 아날로그 스위치(30a, 30b, 30c, 30d) 즉, "4"개의 TG(『제2 반도체 스위치』)(31)를 갖게 된다.

아날로그 스위치(30a, 30b, 30c, 30d)의 각 TG(31)에는, 제1 스위치군(25)의 각 그룹(20)이 갖는 TG(21)의 각 출력이 병렬로 입력된다. 예를 들면, 아날로그 스위치(30a)의 TG(31)에는, 제1 스위치군(25)의 그룹(20)마다, 그 그룹(20)이 갖는 어느 한 TG(21)의 출력이 노드 X(도 1 참조)를 통해 입력된다. 마찬가지로, 아날로그 스위치(30b)의 TG(31)에는, 제1 스위치군(25)의 그룹(20)마다, 아날로그 스위치(30a)의 TG(31)의 경우와는 다른 TG(21)의 출력이 노드 Y(도 1 참조)를 통해 입력된다. 그 외, 아날로그 스위치(30c, 30d)의 경우도 마찬가지다. 즉, 제어 전압 A에 기초하여 제1 스위치군(25) 중 어느 한 그룹(20)이 선택된 경우에, 그 선택된 그룹(20)이 갖는 TG(21)의 각 출력이 아날로그 스위치(30a, 30b, 30c, 30d)의 각 TG(31)에 각각 병렬로 입력되게 된다.

또한, 아날로그 스위치(30a, 30b, 30c, 30d)는, 각각, TG(31), 인버터(32), 인버터(33)를 갖고 있고, 제1 스위치군(25)이 구비하는 아날로그 스위치(21, 22, 23)의 경우와 마찬가지인 구성으로 된다. 또한, 아날로그 스위치(30a, 30b, 30c, 30d)는, 각 TG(31) 중 어느 하나를 선택하기 위한 제어 전압 B(『제2 제어 신호』)에 기초하여, 각각 독립된 도통/비도통의 제어를 행한다. 즉, 제2 스위치군(35)에서, 제어 전압 A에 기초하여 제1 스위치군(25) 중 어느 한 그룹(20)이 선택된 후, 그 선택된 그룹(20)이 갖는 TG(21)의 각 출력 중 어느 하나를 제어 전압 B에 기초하여 선택하게 된다.

아날로그 스위치(40)는, 콤퍼레이터(70)에서, 용량 소자(60)의 양 단자 간의 전위차가 유지되는 성질을 이용한 비교 처리(이하, 초퍼형 방식이라고 칭함)를 행하는 경우에 필요한 아날로그 스위치이다. 또, 아날로그 스위치(40)는, 제1 스위 치군(25)이 구비하는 아날로그 스위치(21, 22, 23)의 경우와 마찬가지로, TG(41), 인버터(42), 인버터(43)를 구비하고 있고, 제어 전압 A, B에 기초하여 선택된 제2 스위치군 중 어느 한 아날로그 스위치(30)의 출력이 입력된다. 그리고, 제어 전압 C에 기초하여, TG(41)에 대한 도통/비도통의 제어가 행하여진다.

아날로그 스위치(50)는, 아날로그 스위치(40)와 마찬가지로, 초퍼형 방식을 채용하는 경우에 필요한 아날로그 스위치이다. 또, 아날로그 스위치(50)는, 제1 스위치군(25)이 구비하는 아날로그 스위치(21, 22, 23)와 마찬가지로, TG, 제1 인버터, 제2 인버터(모두 도시 생략)를 구비하고 있고, 아날로그 스위치(50)에는 외부로부터 아날로그 전압 VA가 입력된다. 그리고, 제어 전압 D에 기초하여, TG(도시 생략)에 대한 도통/비도통의 제어를 행한다.

용량 소자(60)는, 아날로그 스위치(40)의 출력 또는 아날로그 스위치(50)의 출력이 입력되었을 때, 충방전이 행해진다. 그리고, 다음 충방전이 행해질 때까지, 소정의 용량값 C에 기초한 양 단자 간의 소정의 전위차를 보유한다.

콤퍼레이터(『비교기』)(70)는, 용량 소자(60)의 콤퍼레이터(70)측의 전압 레벨에 기초하여, 아날로그 전압 VA와 선택된 기준 전압과의 1/2 근사법에 의한 순차 비교를 행하는 것이다.

인코더(80)는, 1/2 근사법에 기초하여, 제어 전압 A, B, C, D를 소정의 타이밍에서 순차 생성한다. 그리고, 콤퍼레이터(70)의 비교 출력에 기초하여, 8 비트의 디지털값의 각 비트(D7∼D0)를 순차 구하여, 레지스터(90)에 저장한다. 이하, 인코더(80)의 보다 상세한 동작을 설명한다.

우선, 인코더(80)는, 최초의 기준 전압으로서의 전원 전압 VDD의 1/2(이하, 1/2 VDD라고 칭함)을, 직렬 저항체(10)의 각 접속부로부터 선택하기 위해, 1/2 VDD에 대응한 제1 스위치군(25)의 그룹(20) 및 아날로그 스위치(30)를, 제어 전압 A, B에 의해 순차 도통시킨다.

그리고, 아날로그 스위치(50)를 도통시키고, 또한 아날로그 스위치(40)를 비도통시켜, 아날로그 스위치(50)의 출력(아날로그 전압 VA)을 용량 소자(60)의 한쪽 단자(아날로그 스위치(40)측)에 입력시킨다. 그 후, 용량 소자(60)의 다른 쪽 단자(콤퍼레이터(70)측)의 전압 레벨이 1/2 VDD로서 확정된다.

이어서, 아날로그 스위치(50)를 비도통시키고, 또한 아날로그 스위치(40)를 도통시켜, 용량 소자(60)의 한쪽 단자(아날로그 스위치(40)측)와 다른 쪽 단자(콤퍼레이터(70)측)와의 전위차를 유지한 채로, 용량 소자(60)의 한쪽 단자(아날로그 스위치(40)측)의 전위를 변화시킨다. 그 결과, 용량 소자(60)의 다른 쪽 단자(콤퍼레이터(70)측)의 전압 레벨은, (아날로그 전압 VA - 1/2 VDD)로 확정된다. 인코더(80)는, 용량 소자(60)의 다른 쪽 단자(콤퍼레이터(70)측)의 전압 레벨에 기초하여, 1/2 근사법에 의한 최초의 비교를 행하게 된다.

여기서, 예를 들면, 아날로그 전압 VA가 1/2 VDD보다 큰 경우, 「1」의 비교 결과를 레지스터(90)의 최상위 비트 D7에 보유시키게 된다. 그리고, 아날로그 전압 VA가 (1/2 VDD∼VDD)의 사이에 있는 것이 판명되었으므로, (1/2 VDD∼VDD)의 중간 전압 3/4 VDD를 다음 기준 전압으로서 설정한다. 이후는, 마찬가지의 동작을 레지스터(90)의 최하위 비트 D0까지 반복하여, 8 비트의 디지털값을 생성하게 된 다.

이상이, 본 발명의 실시 형태에 따른 축차 비교형 AD 컨버터의 구성의 개요이다. 또, 상술한 실시 형태에서, 초퍼형 방식을 채용하지 않고서, 콤퍼레이터(70)가, 단순하게, 제어 전압 A 및 B에 기초하여 선택된 아날로그 스위치(30)의 출력과 아날로그 전압 VA와의 비교를 행하게 하여도 된다. 이 경우, 아날로그 스위치(40), 아날로그 스위치(50) 및 용량 소자(60)를 구비할 필요가 없게 된다.

<본 발명에 따른 승압/강압>

=== 개요 ===

상술한 바와 같이, 도 1에 도시한 축차 비교형 AD 컨버터에서는, 각 회로 소자의 배치를 용이하게 하기 위해, 직렬 저항체(10)를 접어 겹쳐 배선하고, 제어 전압 A의 개수를 감소시키는 등의 연구를 하였다. 그 결과, 직렬 저항체(10)의 각 접속부로부터 원하는 기준 전압을 선택하여 콤퍼레이터(70)에서 비교를 행하는 경우, 선택한 기준 전압이, 적어도 TG(21, 31)나, 직렬 저항체(10)로부터 TG(31)까지의 사이의 각 배선을 통해, 콤퍼레이터(70)에 입력되게 된다. 따라서, 종래의 경우, TG(21, 31)의 ON 임피던스와, 직렬 저항체(10)로부터 TG(31)까지의 사이의 각 배선 용량의 곱으로 구하는 시상수에 의해서, 선택한 기준 전압의 파형이 둔하게 되어, 콤퍼레이터(70)로 전파할 때에 지연이 발생하게 된다. 또한, 축차 비교형 AD 컨버터에서는, 디지털값의 비트 수에 따른 횟수만큼, 기준 전압의 선택과 아날로그 전압 VA와의 비교가 행하여지기 때문에, 디지털값의 각 비트를 생성할 때의 기준 전압의 전파 지연이 누적되어 나타나게 된다.

또한, 도 1에 도시한 축차 비교형 AD 컨버터에서는, 초퍼형 방식을 채용하기 때문에, 용량 소자(60)는 물론, 아날로그 스위치(40)나 아날로그 스위치(50)를 구비하게 된다. 그래서, 직렬 저항체(10)의 각 접속부로부터 선택된 기준 전압은, 또한, 아날로그 스위치(40)가 갖는 TG(41)나, TG(31)로부터 TG(41)까지의 사이의 배선을 통해, 콤퍼레이터(70)에 입력되게 된다. 이 때문에, 종래의 경우, TG(41)의 ON 임피던스와, TG(31)로부터 TG(41)까지의 사이의 배선 용량의 곱으로 구하는 시상수에 의해서, 기준 전압의 전파 지연이 더 발생하게 된다. 또한, 아날로그 전압 VA에 있어서도, 아날로그 스위치(50)가 TG(도시 생략)를 갖는 이상, 그 TG의 ON 임피던스에 기초하는 배선 지연에 의해서, 아날로그 전압 VA의 전파 지연이 발생하는 것은 물론이다.

또한, 종래의 경우, 1/2 근사법에 기초하여 최초의 기준 전압 1/2 VDD가 선택되고, TG(21, 31, 41)가 갖는 PMOS 및 NMOSFET의 게이트·소스 간 전압 Vgs가 모두 1/2 VDD 부근으로 될 때, 특히, TG(21, 31, 41)의 도통 시의 전류가 흐르기 어려워 ON 임피던스가 높게 되기 때문에(도 5 중에 도시하는 A점 참조), 상술한 기준 전압의 전파 지연은 현저히 나타난다.

그래서, 본 발명에서는, TG(21), TG(31), TG(41), 및 아날로그 스위치(50)가 갖는 TG(도시 생략)에 대하여, NMOSFET를 도통시킬 때에 그 게이트 전극(『제2 전극』)에 인가하는 전압 레벨을, 전원 전압 VDD로부터 PMOSFET의 전압 강하분을 뺀 값(『제2 전압』)보다 높게 되도록 승압 회로(후술함)를 통해 승압하게 한다. 즉, TG(21, 31, 41 등)의 NMOSFET의 게이트 전극에 인가되는 전압 레벨은, 직렬 저항체 (10)나 콤퍼레이터(70) 등의 동작 전압으로서 이용되는 전원 전압 VDD 부근보다 높게 한다.

이에 의해서, 도 5에 도시하는 바와 같이, TG(21, 31, 41)의 NMOSFET의 드레인·소스 전류가 승압 전에 비해 많이 흐르기 때문에, 특히, 전원 전극 1/2 VDD 부근의 ON 임피던스가 낮게 된다(도 5 중에 도시하는 B점 참조). 그리고, 그 결과로서, 기준 전압의 전파 지연이 개선되고, 나아가서는, AD 변환의 정밀도가 향상되게 된다. 또, 아날로그 스위치(50)가 갖는 TG(도시 생략)에 대하여, NMOSFET를 도통시킬 때에 그 게이트 전극에 인가되는 전압 레벨을 승압함으로써, 마찬가지로, 아날로그 전압 VA의 전파 지연이 개선되는 것은 물론이다.

또한, 본 발명에 있어서, TG(21), TG(31), TG(41), 및 아날로그 스위치(50)가 갖는 TG(도시 생략)에 대하여, PMOSFET를 도통시킬 때에 그 게이트 전극(『제1 전극』)에 인가하는 제어 전압 /A, /B, /C, /D의 전압 레벨을, 접지 전위 GND로부터 NMOSFET의 전압 강하분을 더한 값(『제1 전압』)보다 낮게 되도록 강압 회로를 통해 강압하게 한다. 즉, 제어 전압 /A, /B, /C, /D는, 직렬 저항체(10)나 콤퍼레이터(70) 등의 접지 전위 GND 부근보다 낮은 전압 레벨로 한다.

이에 의해서, NMOSFET를 도통시킬 때에 그 게이트 전극에 인가되는 전압 레벨을 승압하는 경우와 마찬가지로, PMOSFET의 드레인·소스 전류가 강압 전에 비해 많이 흐르기 때문에, 전원 전극 1/2 VDD 부근의 ON 임피던스를 낮게 하는 효과가 얻어지게 된다.

또, 본 발명에서는, NMOSFET을 도통시킬 때에 그 게이트 전극에 인가되는 전 압 레벨을 승압하는 경우와, PMOSFET를 도통시킬 때에 그 게이트 전극에 인가되는 전압 레벨을 강압하는 경우를, 각각 단독으로 실시하여도 물론 되지만, 양쪽 경우를 실시하였을 때에는 상승 효과가 얻어지게 된다.

=== TG와 그 주변 회로의 제1 구성예 ===

도 2는, 본 발명에 따른 TG와 그 주변 회로의 구성의 일례를 나타내는 도면이다. 또, 도 2에 도시하는 예에서는, 제어 전압 CTL이 "1"의 논리값을 나타낼 때 TG(100)는 도통 상태로 되고, 제어 전압 CTL이 "0"의 논리값을 나타낼 때 TG(100)는 비도통 상태로 되도록, TG(100)의 주변 회로에는 논리가 조립되게 한다.

TG(100)는 PMOSFET 및 NMOSFET이 병렬로 조합되어 구성되고, 도 1에 도시한, TG(21), TG(31), TG(41), 및 아날로그 스위치(50)가 갖는 TG(도시 생략)에 해당하는 것이다.

인버터(청구항 2에 기재된 『제1 인버터』)(110)는, 인버터(22, 32, 42) 및 아날로그 스위치(50)가 갖는 인버터(도시 생략)에 해당하는 것이다. 인버터(110)는 PMOSFET 및 NMOSFET을 직렬로 조합하여 구성된다. 또한, 인버터(110)에 제어 전압 CTL이 입력되면, 그 입력의 논리(극성)를 반전시킨 출력이, TG(100)의 PMOSFET의 게이트 전극에 인가되게 된다. 또, 인버터(110)는, 통상의 전원 전압 VDD에 의해 동작하기 때문에, 논리값 "1"의 출력의 경우, 그 출력의 전압 레벨은 전원 전압 VDD 그대로이다.

인버터(청구항 2에 기재된 『제2 인버터』)(120)는, 인버터(23, 33, 43) 및 아날로그 스위치(50)가 갖는 인버터(도시 생략)에 해당하는 것이다. 인버터(120) 는 PMOSFET 및 NMOSFET을 직렬로 조합하여 구성된다. 인버터(120)에 인버터(110)의 출력이 입력되면, 이 입력의 논리(극성)를 반전시킨 출력이, TG(100)의 NMOSFET의 게이트 전극에 인가되게 된다.

또한, 인버터(120)가 갖는 PMOSFET의 정극측에는, 통상의 전원 전압 VDD보다 높게 승압된 승압 회로의 출력 Vup이 접속된다. 따라서, 인버터(120)가 논리값 "1"을 출력하는 경우, 그 출력의 전압 레벨은, PMOSFET의 전압 강하분을 무시한 경우, 승압 회로의 출력 Vup(『제4 전압』)을 나타내게 된다.

이상이, NMOSFET를 도통시키는 경우, NMOSFET의 게이트 전극에 인가되는 전압 레벨을 승압시키기 위한 구성이다. 또, PMOSFET를 도통시키는 경우, PMOSFET의 게이트 전극에 인가되는 전압 레벨을 강압시키기 위해서는, 인버터(110)의 부극측의 전압 레벨을 변경하여도 된다. 구체적으로는, 인버터(110)가 갖는 NMOSFET의 부극측에, 접지 전위 GND보다 낮게 강압된 강압 회로의 출력(『제3 전압』)을 접속하게 된다.

=== TG와 그 주변 회로의 제2 구성예 ===

도 3은, 본 발명에 따른 TG과 그 주변 회로의 구성의 그 밖의 예를 나타내는 도면이다. 또, 도 3에 도시하는 예에서는, 제어 전압 /CTL이 "1"의 논리값을 나타낼 때 TG(100)는 비도통 상태로 되고, 제어 전압 /CTL이 "0"의 논리값을 나타낼 때 TG(100)는 비도통 상태로 되도록, TG(100)의 주변 회로에는 논리가 조립되게 한다. 이 때문에, 도 1 및 도 2에 도시한 TG(21, 31, 41, 100 등)의 주변 회로와는 구성이 서로 다르다.

TG(200)는, 도 2에 도시한 TG(100)와 마찬가지이다.

인버터(청구항 3에 기재된 『제1 인버터』)(210)는, PMOSFET 및 NMOSFET를 직렬로 조합하여 구성된다. 또한, 인버터(210)에 제어 전압 /CTL이 입력되면, 그 입력의 논리를 반전시킨 출력이, TG(200)의 NMOSFET의 게이트 전극에 인가되게 된다. 또, 인버터(210)가 갖는 PMOSFET의 정극측의 단자에는, 통상의 전원 전압 VDD보다 높게 승압된 승압 회로의 출력 Vup이 접속된다. 따라서, 인버터(210)가 논리값 "1"을 출력하는 경우, 그 출력의 전압 레벨은, PMOSFET의 전압 강하분을 무시한 경우, 승압 회로의 출력 Vup(『제4 전압』)을 나타내게 된다.

인버터(청구항 3에 기재된 『제2 인버터』)(220)는, PMOSFET 및 NMOSFET를 직렬로 조합하여 구성된다. 또한, 인버터(220)에 인버터(210)의 출력이 입력되면, 이 입력의 논리를 반전시킨 출력이, TG(200)의 PMOSFET의 게이트 전극에 인가되게 된다. 또, 인버터(220)는, 통상의 전원 전압 VDD에 의해 동작한다. 이 때문에, 인버터(210)보다 승압된 승압 회로의 출력 Vup이 입력된 경우에도, 인버터(220)가 통상의 전원 전압 VDD에 의해 동작하는 이상, 논리값 "1"을 나타내는 출력의 전압 레벨은 전원 전압 VDD 그대로이다.

이상이, NMOSFET를 도통시키는 경우, NMOSFET의 게이트 전극에 인가되는 전압 레벨을 승압시키기 위한 구성이다. 또, PMOSFET를 도통시키는 경우, PMOSFET의 게이트 전극에 인가되는 전압 레벨을 강압시키기 위해서는, 인버터(220)의 부극측의 전압 레벨을 변경하여도 된다. 구체적으로는, 인버터(220)가 갖는 NMOSFET의 부극측에, 접지 전위 GND보다 낮게 강압된 강압 회로의 출력(『제3 전압』)을 접속 하게 된다.

<승압 회로의 구성>

도 4는 본 발명의 실시 형태에 따른 승압 회로의 구성을 나타내는 도면이다.

도 4에 도시하는 승압 회로는 링오실레이터(301), 인버터(302, 306), 아날로그 스위치(303, 304, 307, 308), 용량 소자(305), 아날로그 스위치(309)를 구비한다.

링오실레이터(301)는, 직렬로 접속된 복수의 인버터에 의한 루프 형상의 회로를 형성함으로써, 클럭 신호 등의 펄스 신호를 발생하는 발진 회로이다. 또, 링오실레이터(301) 이외에도, CR 발진기나 수정 발진기를 대용하는 것도 가능하다.

인버터(302)는, 아날로그 스위치(303) 및 아날로그 스위치(304)의 논리(정논리 또는 부논리)에 따라 설치된 것이다. 마찬가지로, 인버터(306)는, 아날로그 스위치(307) 및 아날로그 스위치(308)의 논리(정논리 또는 부논리)에 따라 설치된 것이다. 또, 이하에서는, 아날로그 스위치(303, 304, 307, 308)는 정논리를 채용하는 것으로 한다.

아날로그 스위치(『제1 스위칭 소자』)(303)는, 한쪽 단자에 전원 전압 VDD(『제2 전압』), 다른 쪽 단자에는 용량 소자(305)의 전원 전압 VDD측의 단자를 접속시킨다. 또한, 아날로그 스위치(『제2 스위칭 소자』)(304)는, 한쪽 단자에 용량 소자(305)의 접지 전위 GND측의 단자, 다른 쪽 단자에 접지 전위 GND(『제1 전압』)를 접속시킨다.

여기서, 링오실레이터(301)의 출력이 논리값 "0"일 때, 인버터(302)를 통해 논리를 반전시킨 논리값 "1"이, 아날로그 스위치(303) 및 아날로그 스위치(304)에 입력되어, 아날로그 스위치(303) 및 아날로그 스위치(304)는 모두 도통한 상태로 된다. 또, 아날로그 스위치(307) 및 아날로그 스위치(308)는, 인버터(306)를 통해 논리값 "0"이 입력되게 되기 때문에, 비도통의 상태이다. 그리고, 용량 소자(305)에서는 1회째의 충전이 이루어져서, 용량 소자(305)의 아날로그 스위치(303)측의 단자의 전압 레벨은 전원 전압 VDD로 되고, 용량 소자(305)의 아날로그 스위치(304)측의 단자의 전압 레벨은 접지 전위 GND로 된다.

아날로그 스위치(『제3 스위칭 소자』)(307)는, 한쪽 단자에 승압 회로의 출력 단자, 다른 쪽 단자에는 용량 소자(305)의 전원 전압 VDD측의 단자를 접속시킨다. 또한, 아날로그 스위치(『제4 스위칭 소자』)(308)는, 한쪽 단자에 용량 소자(305)의 접지 전위 GND측의 단자, 다른 쪽 단자에 전원 전압 VDD를 접속시킨다.

여기서, 링오실레이터(301)의 출력이 논리값 "0"으로부터 논리값 "1"로 전환됐을 때, 인버터(302) 및 인버터(306)를 통해, 링오실레이터(301)의 출력과 마찬가지의 논리값 "1"이, 아날로그 스위치(307) 및 아날로그 스위치(308)에 입력된다. 따라서, 아날로그 스위치(307) 및 아날로그 스위치(308)는 비도통의 상태로부터 도통한 상태로 천이한다. 한편, 아날로그 스위치(303) 및 아날로그 스위치(304)는, 논리값 "0"이 입력되기 때문에, 도통한 상태로부터 비도통의 상태로 천이하여, 용량 소자(305)에서는, 2회째의 충전이 이루어진다. 이 2회째의 충전에서, 용량 소자(305)의 아날로그 스위치(308)측의 단자의 전압 레벨은 전원 전압 VDD이다. 한편, 용량 소자(305)의 아날로그 스위치(307)측의 단자의 전압 레벨은, 1회째의 충 전에서의 용량 소자(305)의 양 단자 간의 전위차 VDD분 시프트함으로써, 전원 전압 VDD의 2배로 된다.

즉, 승압 회로는, 2회째의 충전이 이루어진 후, 용량 소자(305)의 아날로그 스위치(307)측의 단자에 발생한 2배의 전원 전압 VDD를, 전원 전압 VDD의 승압 전압으로 하여, 출력 단자 Vup를 통해, 도 2에 도시한 인버터(120)가 갖는 PMOSFET 측의 단자나, 도 3에 도시한 인버터(210)가 갖는 PMOSFET측의 단자에 입력하는 것이다.

아날로그 스위치(『제5 스위칭 소자』)(309)는, 한쪽 단자에 아날로그 스위치(303)측의 전원 전압 VDD측의 단자, 다른 쪽 단자에는 아날로그 스위치(307)의 전원 전압 VDD측의 단자를 접속시키고, 또한 게이트 전극에는 전원 전압 VDD가 직접 인가된다. 따라서, 용량 소자(305)에 2회째의 충전이 행하여질 때까지는, 게이트·소스 간 전압 Vgs는 전원 전압 VDD로 되기 때문에, 아날로그 스위치(309)는 도통한 상태로 된다. 또, 용량 소자(305)에의 2회째의 충전이 행하여졌을 때, 게이트·소스 간 전압 Vgs는 마이너스의 "-VDD"로 되기 때문에, 아날로그 스위치(309)는 비도통의 상태로 전환된다. 즉, 아날로그 스위치(309)를 구비함으로써, 용량 소자(305)에서의 1회째의 충전이 행하여지기 전에, 출력 단자 Vup에서의 전압 레벨의 초기값은 불안정하게 되지 않고, 전원 전압 VDD라는 안정된 출력이 얻어지게 된다.

이상, 본 실시 형태에 대하여 설명하였지만, 상술한 실시예는, 본 발명의 이해를 용이하게 하기 위한 것이고, 본 발명을 한정하여 해석하기 위한 것이 아니다. 본 발명은, 그 취지를 일탈하지 않고, 변경/개량될 수 있을 뿐만 아니라, 본 발명에는 그 등가물도 포함된다.

예를 들면, 상술한 실시 형태에서는, 축차 비교형 AD 컨버터에 본 발명을 적용한 경우에 대해 설명하였지만, 예를 들면, 축차 비교형와 마찬가지인 TG를 갖는 일괄 비교형 AD 컨버터나 그 밖의 AD 컨버터에 적용한 경우에도, TG의 ON 임피던스를 저감하고, 나아가서는 AD 변환의 정밀도를 향상한다고 하는 마찬가지의 효과가 얻어지게 된다.

본 발명에 따르면, AD 변환의 정밀도를 향상시킨 AD 컨버터를 제공할 수 있다.

Claims

저항들이 직렬로 접속되어, 아날로그값을 디지털값으로 변환하기 위한 기준 전압을 각 접속부에 발생시키는 직렬 저항체와, 각각 PMOSFET 및 NMOSFET이 병렬로 조합되어 구성되어 상기 접속부마다 설치되는 반도체 스위치를 포함하고, 상기 PMOSFET가 구비하는 제1 게이트 전극에 제1 전압을 인가하여 도통시키고, 또한 상기 NMOSFET가 구비하는 제2 게이트 전극에 상기 제1 전압보다 높은 제2 전압을 인가하여 도통시켜, 상기 반도체 스위치로부터 출력되는 상기 기준 전압과 상기 아날로그값을 비교한 결과에 기초하여 상기 디지털값을 생성하는 AD 컨버터로서,

상기 제1 게이트 전극에 인가되는 상기 제1 전압을 강압하는 것과, 상기 제2 게이트 전극에 인가되는 상기 제2 전압을 승압하는 것 중 적어도 하나를 행하는 제어 회로

를 포함하는 것을 특징으로 하는 AD 컨버터.
제1항에 있어서,

상기 제어 회로는,

상기 반도체 스위치를 도통시키기 위한 제어 전압이 입력되고, 해당 입력의 극성을 반전시킨 출력을 상기 제1 게이트 전극에 인가시키는 제1 인버터와,

상기 제1 인버터의 출력이 입력되고, 해당 입력의 극성을 반전시킨 출력을 상기 제2 게이트 전극에 인가시키는 제2 인버터와,

상기 제1 인버터의 부극측에 상기 제1 전압보다 강압된 제3 전압을 인가하는 강압 회로와, 상기 제2 인버터의 정극측에 상기 제2 전압보다 승압된 제4 전압을 인가하는 승압 회로 중 적어도 하나

를 포함하는 것을 특징으로 하는 AD 컨버터.
제1항에 있어서,

상기 제어 회로는,

상기 반도체 스위치를 도통시키기 위한 제어 전압이 입력되고, 해당 입력의 극성을 반전시킨 출력을 상기 제2 게이트 전극에 인가시키는 제1 인버터와,

상기 제1 인버터의 출력이 입력되고, 해당 입력의 극성을 반전시킨 출력을 상기 제1 게이트 전극에 인가시키는 제2 인버터와,

상기 제2 인버터의 부극측에 상기 제1 전압보다 강압된 제3 전압을 인가하는 강압 회로와, 상기 제1 인버터의 정극측에 상기 제2 전압보다 승압된 제4 전압을 인가하는 승압 회로 중 적어도 하나

를 포함하는 것을 특징으로 하는 AD 컨버터.
제2항 또는 제3항에 있어서,

상기 승압 회로는,

용량 소자와,

한쪽 단자에는 상기 제2 전압, 다른 쪽 단자에는 상기 용량 소자의 한쪽 단 자, 제어 전극에는 한쪽 또는 다른 쪽의 레벨로 되는 제어 신호가 각각 입력되고, 해당 제어 신호가 상기 한쪽의 레벨로 될 때 도통하는 제1 스위칭 소자와,

한쪽 단자에는 상기 용량 소자의 다른 쪽 단자, 다른 쪽 단자에는 상기 제1 전압, 제어 전극에는 상기 제어 신호가 각각 입력되고, 해당 제어 신호가 상기 한쪽 레벨로 될 때 도통하는 제2 스위칭 소자와,

한쪽 단자에는 출력 단자, 다른 쪽 단자에는 상기 용량 소자의 상기 한쪽 단자, 제어 전극에는 상기 제어 신호가 각각 입력되고, 해당 제어 신호가 상기 다른 쪽의 레벨로 될 때 도통하는 제3 스위칭 소자와,

한쪽 단자에는 상기 용량 소자의 상기 다른 쪽 단자, 다른 쪽 단자에는 상기 제2 전압, 제어 전극에는 상기 제어 신호가 각각 입력되고, 해당 제어 신호가 상기다른 쪽의 레벨로 될 때 도통하는 제4 스위칭 소자와,

상기 제1 스위칭 소자의 상기 한쪽 단자와 상기 제3 스위칭 소자의 상기 한쪽 단자 사이에 접속됨과 함께, 상기 출력 단자의 초기 전압을 확정하기 위한 제5 스위칭 소자

를 포함하는 것을 특징으로 하는 AD 컨버터.
제1항에 있어서,

상기 디지털값의 비트 수만큼, 상기 아날로그값과 선택된 상기 기준 전압을 순차 비교한 결과에 기초하여 상기 디지털값을 생성하는 축차 비교형인 것을 특징으로 하는 AD 컨버터.
저항들이 직렬로 접속되어, 아날로그값을 디지털값으로 변환하기 위한 기준 전압을 각 접속부에 발생시키는 직렬 저항체와, 제1 PMOSFET 및 제1 NMOSFET이 병렬로 조합되어 구성되어 상기 접속부마다 설치되는 제1 반도체 스위치를 포함하고, 해당 디지털값의 비트 수만큼, 상기 제1 PMOSFET가 구비하는 제1 게이트 전극에 제1 전압을 인가하여 도통시키고, 또한 상기 제1 NMOSFET가 구비하는 제2 게이트 전극에 상기 제1 전압보다 높은 제2 전압을 인가하여 도통시켜, 상기 제1 반도체 스위치로부터 출력되는 상기 기준 전압과 상기 아날로그값을 순차 비교한 결과에 기초하여 상기 디지털값을 생성하는 AD 컨버터로서,

상기 제1 반도체 스위치를 상기 접속부의 수만큼 구비함과 함께, 동시에 도통/비도통으로 시키는 상기 제1 반도체 스위치마다 그룹화를 행한 제1 스위치군과,

상기 그룹이 갖는 상기 제1 반도체 스위치의 수 중의 최대수만큼, 제2 PMOSFET 및 제2 NMOSFET이 병렬로 조합되어 구성된 제2 반도체 스위치를 구비하고, 상기 제2 반도체 스위치는, 상기 그룹이 갖는 상기 제1 반도체 스위치의 각 출력이 병렬로 입력됨과 함께, 상기 제2 PMOSFET가 구비하는 제3 게이트 전극에 상기 제1 전압을 인가하여 도통시키고, 또한 상기 제2 NMOSFET가 구비하는 제4 게이트 전극에 상기 제2 전압을 인가하여 도통시켜, 해당 입력을 출력하는 제2 스위치군과,

상기 제2 반도체 스위치의 출력과 상기 아날로그값을 비교하는 비교기와,

상기 비교기의 출력에 기초하여 상기 디지털값의 각 비트를 순차 생성하는 인코더와,

상기 제1 게이트 전극에 인가되는 상기 제1 전압을 강압하는 것과, 상기 제2 게이트 전극에 인가되는 상기 제2 전압을 승압하는 것 중 적어도 하나를 행하는 제1 제어 회로와,

상기 제3 게이트 전극에 인가되는 상기 제1 전압을 강압하는 것과, 상기 제4 게이트 전극에 인가되는 상기 제2 전압을 승압하는 것 중 적어도 하나를 행하는 제2 제어 회로

를 포함하는 것을 특징으로 하는 AD 컨버터.
제6항에 있어서,

제3 PMOSFET 및 제3 NMOSFET이 병렬로 조합되어 구성되고, 상기 제2 반도체 스위치의 출력이 입력됨과 함께, 제3 PMOSFET가 구비하는 제5 게이트 전극에 상기 제1 전압을 인가하여 도통시키고, 또한 상기 제3 NMOSFET가 구비하는 제6 게이트 전극에 상기 제2 전압을 인가하여 도통시켜, 해당 입력을 출력하는 제3 반도체 스위치와,

제4 PMOSFET 및 제4 NMOSFET가 병렬로 조합되어 구성되고, 상기 아날로그값이 입력됨과 함께, 제4 PMOSFET가 구비하는 제7 게이트 전극에 상기 제1 전압을 인가하여 도통시키고, 또한 상기 제4 NMOSFET가 구비하는 제8 게이트 전극에 상기 제2 전압을 인가하여 도통시켜, 해당 입력을 출력하는 제4 반도체 스위치와,

한쪽 단자에는 상기 제3 및 상기 제4 반도체 스위치의 출력이 교대로 입력되고, 다른 쪽 단자측의 전압 레벨을 상기 비교기에 출력하는 용량 소자와,

상기 제5 게이트 전극에 인가되는 상기 제1 전압을 강압하는 것과, 상기 제6 게이트 전극에 인가되는 상기 제2 전압을 승압하는 것 중 적어도 하나를 행하는 제3 제어 회로와,

상기 제7 게이트 전극에 인가되는 상기 제1 전압을 강압하는 것과, 상기 제8 게이트 전극에 인가되는 상기 제2 전압을 승압하는 것 중 적어도 하나를 행하는 제4 제어 회로

를 포함하는 것을 특징으로 하는 AD 컨버터.
제6항에 있어서,

상기 직렬 저항체를 소정 수 접어 겹쳐 배선하고 있는 것을 특징으로 하는 AD 컨버터.