JP3162571B2 - Ｄ／ａ変換回路及びこれを用いたａ／ｄ変換回路 - Google Patents
Ｄ／ａ変換回路及びこれを用いたａ／ｄ変換回路Info
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- H03M1/765—Simultaneous conversion using switching tree using a single level of switches which are controlled by unary decoded digital signals
Description
【０００１】
【産業上の利用分野】この発明はディジタル信号に応じ
たアナログ信号を発生するＤ／Ａ変換回路に係り、特に
逐次比較型Ａ／Ｄ変換器で用いられるＤ／Ａ変換回路に
関する。
たアナログ信号を発生するＤ／Ａ変換回路に係り、特に
逐次比較型Ａ／Ｄ変換器で用いられるＤ／Ａ変換回路に
関する。
【０００２】
【従来の技術】アナログ信号をディジタル信号に変換す
るＡ／Ｄ変換器として種々の方式のものが知られてお
り、図５はこのうちの逐次比較型Ａ／Ｄ変換器のブロッ
ク構成を示している。逐次比較型Ａ／Ｄ変換器では、抵
抗分圧型Ｄ／Ａ変換回路（抵抗分圧型ＤＡＣ）11で参照
電圧が発生され、比較器（COMP）12でアナログ信号と比
較される。比較器12における比較結果はロジック回路13
に供給され、ここで上記Ｄ／Ａ変換回路11を制御するた
めの制御信号が発生される。この制御信号を受けたＤ／
Ａ変換回路11では以前とは異なる値の参照電圧が発生さ
れ、再び比較器12に供給される。このように比較器12に
おける前回の比較結果に応じてＤ／Ａ変換回路11で新た
な参照電圧が発生され、その都度、比較器12でアナログ
信号との比較が行われ、比較精度の範囲内でアナログ信
号と参照電圧との値が一致するとロジック回路13からア
ナログ信号に対応したディジタル信号が出力される。
るＡ／Ｄ変換器として種々の方式のものが知られてお
り、図５はこのうちの逐次比較型Ａ／Ｄ変換器のブロッ
ク構成を示している。逐次比較型Ａ／Ｄ変換器では、抵
抗分圧型Ｄ／Ａ変換回路（抵抗分圧型ＤＡＣ）11で参照
電圧が発生され、比較器（COMP）12でアナログ信号と比
較される。比較器12における比較結果はロジック回路13
に供給され、ここで上記Ｄ／Ａ変換回路11を制御するた
めの制御信号が発生される。この制御信号を受けたＤ／
Ａ変換回路11では以前とは異なる値の参照電圧が発生さ
れ、再び比較器12に供給される。このように比較器12に
おける前回の比較結果に応じてＤ／Ａ変換回路11で新た
な参照電圧が発生され、その都度、比較器12でアナログ
信号との比較が行われ、比較精度の範囲内でアナログ信
号と参照電圧との値が一致するとロジック回路13からア
ナログ信号に対応したディジタル信号が出力される。
【０００３】図６は上記逐次比較型Ａ／Ｄ変換器で使用
されるＤ／Ａ変換回路の構成を示している。この例は上
記ロジック回路13で発生される制御信号が10ビットのデ
ィジタル信号の場合であり、このうち上位５ビットのデ
ィジタル信号は上位デコーダ21に、下位５ビットのディ
ジタル信号は下位デコーダ22にそれぞれ供給される。ま
た、一定電圧VREFのノードとアナロググランドAGNDのノ
ードとの間には複数の基準電圧を得るために複数個の抵
抗Ｒ１が直列に接続されている。このＤ／Ａ変換回路に
は２10個の抵抗Ｒ２が設けられており、これらの抵抗は
２5 個（32個）毎に２5個の抵抗セクションに分割され
ている。各抵抗セクション内に設けられた２5 個の抵抗
Ｒ２は、上記各抵抗Ｒ１の両端間に発生する電位差を分
割するために各抵抗Ｒ１の両端間に直列接続されてい
る。また、各抵抗セクション内には複数個のスイッチSU
がそれぞれ設けられている。各抵抗セクション内におい
て、上記複数個のスイッチSUはそれぞれ２5 個の抵抗Ｒ
２によって形成される32通りの値を持つ電圧を選択する
ように上位デコーダ21のデコード出力で導通制御され
る。このとき、これらスイッチSUは抵抗セクション単位
で同時に導通状態となるように制御され、いずれか一つ
の抵抗セクション内の各スイッチSUを介して32通りの電
圧が２5 本の信号線Ｌ１〜Ｌ32に伝えられる。この２5
本の各信号線Ｌ１〜Ｌ32と参照電圧出力端との間には２
5 個のスイッチSL１〜SL32が接続されており、これらの
スイッチSL１〜SL32が下位デコーダ22のデコード出力で
選択的に導通制御されることにより、32通りの電圧のう
ちから１つが選択されて参照電圧VDACとして出力され
る。
されるＤ／Ａ変換回路の構成を示している。この例は上
記ロジック回路13で発生される制御信号が10ビットのデ
ィジタル信号の場合であり、このうち上位５ビットのデ
ィジタル信号は上位デコーダ21に、下位５ビットのディ
ジタル信号は下位デコーダ22にそれぞれ供給される。ま
た、一定電圧VREFのノードとアナロググランドAGNDのノ
ードとの間には複数の基準電圧を得るために複数個の抵
抗Ｒ１が直列に接続されている。このＤ／Ａ変換回路に
は２10個の抵抗Ｒ２が設けられており、これらの抵抗は
２5 個（32個）毎に２5個の抵抗セクションに分割され
ている。各抵抗セクション内に設けられた２5 個の抵抗
Ｒ２は、上記各抵抗Ｒ１の両端間に発生する電位差を分
割するために各抵抗Ｒ１の両端間に直列接続されてい
る。また、各抵抗セクション内には複数個のスイッチSU
がそれぞれ設けられている。各抵抗セクション内におい
て、上記複数個のスイッチSUはそれぞれ２5 個の抵抗Ｒ
２によって形成される32通りの値を持つ電圧を選択する
ように上位デコーダ21のデコード出力で導通制御され
る。このとき、これらスイッチSUは抵抗セクション単位
で同時に導通状態となるように制御され、いずれか一つ
の抵抗セクション内の各スイッチSUを介して32通りの電
圧が２5 本の信号線Ｌ１〜Ｌ32に伝えられる。この２5
本の各信号線Ｌ１〜Ｌ32と参照電圧出力端との間には２
5 個のスイッチSL１〜SL32が接続されており、これらの
スイッチSL１〜SL32が下位デコーダ22のデコード出力で
選択的に導通制御されることにより、32通りの電圧のう
ちから１つが選択されて参照電圧VDACとして出力され
る。
【０００４】図６に示すようなＤ／Ａ変換回路を用いた
図５のＡ／Ｄ変換器において、Ａ／Ｄ変換が開始される
と、ロジック回路13から出力されるディジタル信号はま
ず上位桁（上位ビット）からレベルが順次変化してい
き、上位桁のディジタル信号のレベルが決定した後に下
位桁のレベルが変化する。すなわち、Ａ／Ｄ変換の開始
直後では、Ｄ／Ａ変換回路で発生される参照電圧VDACの
値は大まかに変化する。上記のように上位５ビットのデ
ィジタル信号のレベルがＴ１〜Ｔ５の各変換期間で順次
変化することにより、参照電圧VDACの値は図７に示すよ
うに１／２・VREFを初期値として例えば１／４・VREF、
１／８・VREF、１／16・VREF、１／32・VREFの如く変化
していく。このように、上位比較時は参照電圧VDACの値
の変化が大きくなり、所定の比較時間内に所定の電圧値
までに精度範囲内で到達するのは高速動作時には厳しく
なる。逐次比較型の場合、Ｄ／Ａ変換回路では全ビット
に渡って同じ精度の参照電圧が要求されるため、値の変
化が大きな上位側で特に厳しくなる。
図５のＡ／Ｄ変換器において、Ａ／Ｄ変換が開始される
と、ロジック回路13から出力されるディジタル信号はま
ず上位桁（上位ビット）からレベルが順次変化してい
き、上位桁のディジタル信号のレベルが決定した後に下
位桁のレベルが変化する。すなわち、Ａ／Ｄ変換の開始
直後では、Ｄ／Ａ変換回路で発生される参照電圧VDACの
値は大まかに変化する。上記のように上位５ビットのデ
ィジタル信号のレベルがＴ１〜Ｔ５の各変換期間で順次
変化することにより、参照電圧VDACの値は図７に示すよ
うに１／２・VREFを初期値として例えば１／４・VREF、
１／８・VREF、１／16・VREF、１／32・VREFの如く変化
していく。このように、上位比較時は参照電圧VDACの値
の変化が大きくなり、所定の比較時間内に所定の電圧値
までに精度範囲内で到達するのは高速動作時には厳しく
なる。逐次比較型の場合、Ｄ／Ａ変換回路では全ビット
に渡って同じ精度の参照電圧が要求されるため、値の変
化が大きな上位側で特に厳しくなる。
【０００５】
【発明が解決しようとする課題】ところで、図６に示し
た従来のＤ／Ａ変換回路において、上位５ビットのディ
ジタル信号のレベルのみが変化する上位比較時では、上
位デコーダ21のデコード信号によって１つの抵抗セクシ
ョン内の２5 個のスイッチＳＵが同時に導通状態にされ
る。このため、上位比較時は２5 本の信号線Ｌ１〜Ｌ32
が２5 個のスイッチＳＵを介して基準電圧のノードに並
列に接続され、基準電圧によって充放電される。上記信
号線Ｌ１〜Ｌ32や上記各スイッチＳＵには寄生容量が存
在しており、基準電圧によってこの寄生容量を充放電す
る必要がある。これにより上記抵抗Ｒ１からなる抵抗列
に負荷がかかり、各信号線Ｌ１〜Ｌ32の電位設定に時間
がかかってしまう。図８に示すように最も電圧変化が大
きくなる変換期間Ｔ１からＴ２の遷移時に、電圧が１／
２・VREFから例えば１／４・VREFに変化する場合を考え
ると、変換期間Ｔ２の間に基準値に達しなくなる事態が
発生する。
た従来のＤ／Ａ変換回路において、上位５ビットのディ
ジタル信号のレベルのみが変化する上位比較時では、上
位デコーダ21のデコード信号によって１つの抵抗セクシ
ョン内の２5 個のスイッチＳＵが同時に導通状態にされ
る。このため、上位比較時は２5 本の信号線Ｌ１〜Ｌ32
が２5 個のスイッチＳＵを介して基準電圧のノードに並
列に接続され、基準電圧によって充放電される。上記信
号線Ｌ１〜Ｌ32や上記各スイッチＳＵには寄生容量が存
在しており、基準電圧によってこの寄生容量を充放電す
る必要がある。これにより上記抵抗Ｒ１からなる抵抗列
に負荷がかかり、各信号線Ｌ１〜Ｌ32の電位設定に時間
がかかってしまう。図８に示すように最も電圧変化が大
きくなる変換期間Ｔ１からＴ２の遷移時に、電圧が１／
２・VREFから例えば１／４・VREFに変化する場合を考え
ると、変換期間Ｔ２の間に基準値に達しなくなる事態が
発生する。
【０００６】このように逐次比較型Ａ／Ｄ変換器内のＤ
／Ａ変換回路では、上位から下位にわたって一定の精度
が要求されるので、特に電圧変化幅が大きい上位桁の比
較時にＤ／Ａ変換回路のセトリング時間が長くなること
によって、高速動作が達成できないという欠点がある。
／Ａ変換回路では、上位から下位にわたって一定の精度
が要求されるので、特に電圧変化幅が大きい上位桁の比
較時にＤ／Ａ変換回路のセトリング時間が長くなること
によって、高速動作が達成できないという欠点がある。
【０００７】この発明は上記のような事情を考慮してな
されたものであり、その目的は、セトリング時間の短縮
を図ることができ、もって逐次比較型Ａ／Ｄ変換器に組
み込んだ場合にＡ／Ｄ変換の高速化を実現できるＤ／Ａ
変換回路及びこれを用いたＡ／Ｄ変換回路を提供するこ
とである。
されたものであり、その目的は、セトリング時間の短縮
を図ることができ、もって逐次比較型Ａ／Ｄ変換器に組
み込んだ場合にＡ／Ｄ変換の高速化を実現できるＤ／Ａ
変換回路及びこれを用いたＡ／Ｄ変換回路を提供するこ
とである。
【０００８】
【課題を解決するための手段】第１の発明のＤ／Ａ変換
回路は、複数の基準電圧を発生する基準電圧発生回路
と、それぞれ上記複数の基準電圧のうち値が隣り合った
２つの基準電圧間の電位差を分割して複数の参照電圧を
発生する複数の参照電圧発生回路と、複数の信号線と、
上位桁のディジタル信号に基づき、第１の期間では上記
複数の基準電圧のうちの１つを選択して上記複数の信号
線のうちの特定の１つに供給し、第１の期間が終了した
後の第２の期間では上記複数の参照電圧発生回路のうち
の１つで発生される複数の参照電圧を同時に選択して上
記特定の信号線を除く上記複数の信号線に供給する第１
の選択供給回路と、アナログ信号出力端と、上記第１の
期間では上記特定の信号線の電圧を上記アナログ信号出
力端に供給し、上記第２の期間では上記特定の信号線を
除く上記複数の信号線の電圧を下位桁のディジタル信号
に基づき選択して上記アナログ信号出力端に供給する第
２の選択供給回路とを具備し、上記第１の選択供給回路
は、上位桁のディジタル信号が供給される上位デコーダ
と、前記複数の基準電圧が得られる各ノードと上記特定
の信号線との間に挿入され上記上位デコーダのデコード
信号に基づいて選択的に導通制御される複数の第１スイ
ッチ手段と、上記複数の参照電圧発生回路で発生される
複数の参照電圧の各ノードと上記複数の信号線のうちの
上記特定の信号線を除く複数の信号線との間にそれぞれ
挿入され上記上位デコーダのデコード信号に基づいて同
時に導通制御される複数の第２スイッチ手段とから構成
され、上記第２の選択供給回路は、下位桁のディジタル
信号が供給される下位デコーダと、上記特定の信号線と
上記アナログ信号出力端との間に接続され上記下位デコ
ーダのデコード信号に基づいて導通制御される１個の第
３スイッチ手段と、上記特定の信号線を除く上記複数の
信号線と上記アナログ信号出力端との間に接続され上記
下位デコーダのデコード信号に基づいて選択的に導通制
御される複数の第４スイッチ手段とから構成されること
を特徴とする。第２の発明のＡ／Ｄ変換回路は、ディジ
タル信号を受け、このディジタル信号に応じたアナログ
電圧を発生するＤ／Ａ変換回路と、変換すべきアナログ
電圧を上記Ｄ／Ａ変換回路で発生されるアナログ電圧と
比較する比較回路と、上記比較 回路の比較出力を受け、
この比較出力に応じたディジタル信号を発生し、上記Ｄ
／Ａ変換回路に供給する制御回路とを具備し、上記Ｄ／
Ａ変換回路は、複数の基準電圧を発生する基準電圧発生
回路と、それぞれ上記複数の基準電圧のうち値が隣り合
った２つの基準電圧間の電位差を分割して複数の参照電
圧を発生する複数の参照電圧発生回路と、複数の信号線
と、上位桁のディジタル信号に基づき、第１の期間では
上記複数の基準電圧のうちの１つを選択して上記複数の
信号線のうちの特定の１つに供給し、第１の期間が終了
した後の第２の期間では上記複数の参照電圧発生回路の
うちの１つで発生される複数の参照電圧を同時に選択し
て上記特定の信号線を除く上記複数の信号線に供給する
第１の選択供給回路と、アナログ信号出力端と、上記第
１の期間では上記特定の信号線の電圧を上記アナログ信
号出力端に供給し、上記第２の期間では上記特定の信号
線を除く上記複数の信号線の電圧を下位桁のディジタル
信号に基づき選択して上記アナログ信号出力端に供給す
る第２の選択供給回路とを有し、上記第１の選択供給回
路は、上位桁のディジタル信号が供給される上位デコー
ダと、前記複数の基準電圧が得られる各ノードと上記特
定の信号線との間に挿入され上記上位デコーダのデコー
ド信号に基づいて選択的に導通制御される複数の第１ス
イッチ手段と、上記複数の参照電圧発生回路で発生され
る複数の参照電圧の各ノードと上記複数の信号線のうち
の上記特定の信号線を除く複数の信号線との間にそれぞ
れ挿入され上記上位デコーダのデコード信号に基づいて
同時に導通制御される複数の第２スイッチ手段とから構
成され、上記第２の選択供給回路は、下位桁のディジタ
ル信号が供給される下位デコーダと、上記特定の信号線
と上記アナログ信号出力端との間に接続され上記下位デ
コーダのデコード信号に基づいて導通制御される１個の
第３スイッチ手段と、上記特定の信号線を除く上記複数
の信号線と上記アナログ信号出力端との間に接続され上
記下位デコーダのデコード信号に基づいて選択的に導通
制御される複数の第４スイッチ手段とから構成されるこ
とを特徴とする。
回路は、複数の基準電圧を発生する基準電圧発生回路
と、それぞれ上記複数の基準電圧のうち値が隣り合った
２つの基準電圧間の電位差を分割して複数の参照電圧を
発生する複数の参照電圧発生回路と、複数の信号線と、
上位桁のディジタル信号に基づき、第１の期間では上記
複数の基準電圧のうちの１つを選択して上記複数の信号
線のうちの特定の１つに供給し、第１の期間が終了した
後の第２の期間では上記複数の参照電圧発生回路のうち
の１つで発生される複数の参照電圧を同時に選択して上
記特定の信号線を除く上記複数の信号線に供給する第１
の選択供給回路と、アナログ信号出力端と、上記第１の
期間では上記特定の信号線の電圧を上記アナログ信号出
力端に供給し、上記第２の期間では上記特定の信号線を
除く上記複数の信号線の電圧を下位桁のディジタル信号
に基づき選択して上記アナログ信号出力端に供給する第
２の選択供給回路とを具備し、上記第１の選択供給回路
は、上位桁のディジタル信号が供給される上位デコーダ
と、前記複数の基準電圧が得られる各ノードと上記特定
の信号線との間に挿入され上記上位デコーダのデコード
信号に基づいて選択的に導通制御される複数の第１スイ
ッチ手段と、上記複数の参照電圧発生回路で発生される
複数の参照電圧の各ノードと上記複数の信号線のうちの
上記特定の信号線を除く複数の信号線との間にそれぞれ
挿入され上記上位デコーダのデコード信号に基づいて同
時に導通制御される複数の第２スイッチ手段とから構成
され、上記第２の選択供給回路は、下位桁のディジタル
信号が供給される下位デコーダと、上記特定の信号線と
上記アナログ信号出力端との間に接続され上記下位デコ
ーダのデコード信号に基づいて導通制御される１個の第
３スイッチ手段と、上記特定の信号線を除く上記複数の
信号線と上記アナログ信号出力端との間に接続され上記
下位デコーダのデコード信号に基づいて選択的に導通制
御される複数の第４スイッチ手段とから構成されること
を特徴とする。第２の発明のＡ／Ｄ変換回路は、ディジ
タル信号を受け、このディジタル信号に応じたアナログ
電圧を発生するＤ／Ａ変換回路と、変換すべきアナログ
電圧を上記Ｄ／Ａ変換回路で発生されるアナログ電圧と
比較する比較回路と、上記比較 回路の比較出力を受け、
この比較出力に応じたディジタル信号を発生し、上記Ｄ
／Ａ変換回路に供給する制御回路とを具備し、上記Ｄ／
Ａ変換回路は、複数の基準電圧を発生する基準電圧発生
回路と、それぞれ上記複数の基準電圧のうち値が隣り合
った２つの基準電圧間の電位差を分割して複数の参照電
圧を発生する複数の参照電圧発生回路と、複数の信号線
と、上位桁のディジタル信号に基づき、第１の期間では
上記複数の基準電圧のうちの１つを選択して上記複数の
信号線のうちの特定の１つに供給し、第１の期間が終了
した後の第２の期間では上記複数の参照電圧発生回路の
うちの１つで発生される複数の参照電圧を同時に選択し
て上記特定の信号線を除く上記複数の信号線に供給する
第１の選択供給回路と、アナログ信号出力端と、上記第
１の期間では上記特定の信号線の電圧を上記アナログ信
号出力端に供給し、上記第２の期間では上記特定の信号
線を除く上記複数の信号線の電圧を下位桁のディジタル
信号に基づき選択して上記アナログ信号出力端に供給す
る第２の選択供給回路とを有し、上記第１の選択供給回
路は、上位桁のディジタル信号が供給される上位デコー
ダと、前記複数の基準電圧が得られる各ノードと上記特
定の信号線との間に挿入され上記上位デコーダのデコー
ド信号に基づいて選択的に導通制御される複数の第１ス
イッチ手段と、上記複数の参照電圧発生回路で発生され
る複数の参照電圧の各ノードと上記複数の信号線のうち
の上記特定の信号線を除く複数の信号線との間にそれぞ
れ挿入され上記上位デコーダのデコード信号に基づいて
同時に導通制御される複数の第２スイッチ手段とから構
成され、上記第２の選択供給回路は、下位桁のディジタ
ル信号が供給される下位デコーダと、上記特定の信号線
と上記アナログ信号出力端との間に接続され上記下位デ
コーダのデコード信号に基づいて導通制御される１個の
第３スイッチ手段と、上記特定の信号線を除く上記複数
の信号線と上記アナログ信号出力端との間に接続され上
記下位デコーダのデコード信号に基づいて選択的に導通
制御される複数の第４スイッチ手段とから構成されるこ
とを特徴とする。
【０００９】
【００１０】
【作用】第１の発明によれば、上位桁のディジタル信号
に基づいて複数の基準電圧のうちの１つを選択する第１
の期間では、特定の信号線のみに基準電圧が供給され、
この信号線の基準電圧がアナログ信号出力端に供給され
る。第２の発明によれば、第１の発明で得られたアナロ
グ電圧が変換すべきアナログ電圧と比較される。
に基づいて複数の基準電圧のうちの１つを選択する第１
の期間では、特定の信号線のみに基準電圧が供給され、
この信号線の基準電圧がアナログ信号出力端に供給され
る。第２の発明によれば、第１の発明で得られたアナロ
グ電圧が変換すべきアナログ電圧と比較される。
【００１１】
【００１２】
【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。図１は前記図５に示すような逐次比較型Ａ
／Ｄ変換器で用いられる抵抗分圧型Ｄ／Ａ変換回路の構
成を示している。なお、このＤ／Ａ変換回路の場合にも
前記図６に示す従来回路と同様に、前記ロジック回路13
で発生される制御信号が10ビットのディジタル信号の場
合である。この10ビットのディジタル信号のうち上位５
ビットのディジタル信号は上位デコーダ31に供給され、
下位５ビットのディジタル信号は下位デコーダ32にそれ
ぞれ供給される。上記上位デコーダ31及び下位デコーダ
32はそれぞれ複数の部分デコーダから構成されている。
また、一定電圧VREFのノードとアナロググランドAGNDの
ノードとの間には、複数の基準電圧を得るために複数個
の抵抗Ｒ１が直列に接続されている。さらに、この実施
例回路の場合にも２10個の抵抗Ｒ２が設けられており、
これらの抵抗は２5 個（32個）毎に２5 個の抵抗セクシ
ョンに分割されている。そして、各抵抗セクション内に
設けられた２5 個の抵抗Ｒ２は、上記各抵抗Ｒ１の両端
間に発生する電位差を分割するために各抵抗Ｒ１の両端
間に直列接続されている。また、従来と同様に２5 本の
信号線Ｌ１〜Ｌ32が設けられている。
り説明する。図１は前記図５に示すような逐次比較型Ａ
／Ｄ変換器で用いられる抵抗分圧型Ｄ／Ａ変換回路の構
成を示している。なお、このＤ／Ａ変換回路の場合にも
前記図６に示す従来回路と同様に、前記ロジック回路13
で発生される制御信号が10ビットのディジタル信号の場
合である。この10ビットのディジタル信号のうち上位５
ビットのディジタル信号は上位デコーダ31に供給され、
下位５ビットのディジタル信号は下位デコーダ32にそれ
ぞれ供給される。上記上位デコーダ31及び下位デコーダ
32はそれぞれ複数の部分デコーダから構成されている。
また、一定電圧VREFのノードとアナロググランドAGNDの
ノードとの間には、複数の基準電圧を得るために複数個
の抵抗Ｒ１が直列に接続されている。さらに、この実施
例回路の場合にも２10個の抵抗Ｒ２が設けられており、
これらの抵抗は２5 個（32個）毎に２5 個の抵抗セクシ
ョンに分割されている。そして、各抵抗セクション内に
設けられた２5 個の抵抗Ｒ２は、上記各抵抗Ｒ１の両端
間に発生する電位差を分割するために各抵抗Ｒ１の両端
間に直列接続されている。また、従来と同様に２5 本の
信号線Ｌ１〜Ｌ32が設けられている。
【００１３】上記各抵抗セクション内には２5 −１個の
スイッチSUがそれぞれ設けられていると共に、各抵抗セ
クション毎に各１個のスイッチSHｉ（ｉ＝１〜32）がそ
れぞれ設けられている。上記各スイッチSHｉは、各抵抗
セクション内において各抵抗Ｒ１の両端のうち低電位側
の一端、すなわち、２5 個の抵抗Ｒ２によって形成され
る32通りの値を持つ電圧のうちで最も低い電圧が得られ
るノードと上記２5 本の信号線Ｌ１〜Ｌ32のうちの特定
の信号線Ｌ１との間に並列に接続されている。さらに各
抵抗セクション内において、上記２5 −１個のスイッチ
SUは上記の最も低い電圧を除く残り31通りの値を持つ電
圧の各ノードと上記特定の信号線Ｌ１を除く残りの各信
号線Ｌ２〜Ｌ32との間に接続されている。上記２5 −１
個のスイッチSU及び32個のスイッチSHｉは上位デコーダ
31のデコード出力で導通制御される。上記２5 本の信号
線Ｌ１〜Ｌ32それぞれと参照電圧（VDAC）の出力端との
間には２5 個のスイッチSD１〜SD32が接続されており、
これらのスイッチSD１〜SD32は上記下位デコーダ32のデ
コード出力で導通制御される。なお、上記各スイッチと
して半導体スイッチ、例えばＣＭＯＳスイッチが使用さ
れるが、この他にもＮチャネルもしくはＰチャネルＭＯ
Ｓトランジスタ単独の半導体スイッチ等が使用できる。
スイッチSUがそれぞれ設けられていると共に、各抵抗セ
クション毎に各１個のスイッチSHｉ（ｉ＝１〜32）がそ
れぞれ設けられている。上記各スイッチSHｉは、各抵抗
セクション内において各抵抗Ｒ１の両端のうち低電位側
の一端、すなわち、２5 個の抵抗Ｒ２によって形成され
る32通りの値を持つ電圧のうちで最も低い電圧が得られ
るノードと上記２5 本の信号線Ｌ１〜Ｌ32のうちの特定
の信号線Ｌ１との間に並列に接続されている。さらに各
抵抗セクション内において、上記２5 −１個のスイッチ
SUは上記の最も低い電圧を除く残り31通りの値を持つ電
圧の各ノードと上記特定の信号線Ｌ１を除く残りの各信
号線Ｌ２〜Ｌ32との間に接続されている。上記２5 −１
個のスイッチSU及び32個のスイッチSHｉは上位デコーダ
31のデコード出力で導通制御される。上記２5 本の信号
線Ｌ１〜Ｌ32それぞれと参照電圧（VDAC）の出力端との
間には２5 個のスイッチSD１〜SD32が接続されており、
これらのスイッチSD１〜SD32は上記下位デコーダ32のデ
コード出力で導通制御される。なお、上記各スイッチと
して半導体スイッチ、例えばＣＭＯＳスイッチが使用さ
れるが、この他にもＮチャネルもしくはＰチャネルＭＯ
Ｓトランジスタ単独の半導体スイッチ等が使用できる。
【００１４】次に、上記図１に示すようなＤ／Ａ変換回
路を用いて前記図５のようなＡ／Ｄ変換器を構成した場
合の動作を説明する。Ａ／Ｄ変換が開始されると、前記
ロジック回路13から出力されるディジタル信号は上位桁
（上位ビット）からレベルが順次変化していく。すなわ
ち、Ａ／Ｄ変換の開始直後では、図１のＤ／Ａ変換回路
において上位デコーダ31からのデコード出力によりスイ
ッチSH１〜SH32が選択的に導通制御され、他の２5 −１
個のスイッチSUは非導通状態のままにされる。このと
き、下位デコーダ32からのデコード出力によりスイッチ
SD１が選択的に導通制御される。この結果、抵抗Ｒ１に
よって得られる複数の基準電圧がスイッチSH１〜SH32に
より選択されて信号線Ｌ１に供給され、さらにスイッチ
SD１を介して参照電圧VDACとして出力される。ここで、
上位５ビットのディジタル信号のレベルのみが変化する
上位比較時では、上位デコーダ31のデコード信号によっ
て32個のスイッチSH１〜SH32のいずれか１つが導通し、
基準電圧は特定の１つの信号線Ｌ１に接続されるだけで
ある。このため、従来と比べ、基準電圧によって充放電
を行う寄生容量の値が小さなものとなり、信号線Ｌ１の
電位設定に要する時間を短縮することができる。すなわ
ち、従来に比べて、高速動作時に参照電圧VDACの値の変
化が大きな上位比較時に、所定の比較時間内に所定の電
圧値までに精度範囲内で到達させることが容易になる。
路を用いて前記図５のようなＡ／Ｄ変換器を構成した場
合の動作を説明する。Ａ／Ｄ変換が開始されると、前記
ロジック回路13から出力されるディジタル信号は上位桁
（上位ビット）からレベルが順次変化していく。すなわ
ち、Ａ／Ｄ変換の開始直後では、図１のＤ／Ａ変換回路
において上位デコーダ31からのデコード出力によりスイ
ッチSH１〜SH32が選択的に導通制御され、他の２5 −１
個のスイッチSUは非導通状態のままにされる。このと
き、下位デコーダ32からのデコード出力によりスイッチ
SD１が選択的に導通制御される。この結果、抵抗Ｒ１に
よって得られる複数の基準電圧がスイッチSH１〜SH32に
より選択されて信号線Ｌ１に供給され、さらにスイッチ
SD１を介して参照電圧VDACとして出力される。ここで、
上位５ビットのディジタル信号のレベルのみが変化する
上位比較時では、上位デコーダ31のデコード信号によっ
て32個のスイッチSH１〜SH32のいずれか１つが導通し、
基準電圧は特定の１つの信号線Ｌ１に接続されるだけで
ある。このため、従来と比べ、基準電圧によって充放電
を行う寄生容量の値が小さなものとなり、信号線Ｌ１の
電位設定に要する時間を短縮することができる。すなわ
ち、従来に比べて、高速動作時に参照電圧VDACの値の変
化が大きな上位比較時に、所定の比較時間内に所定の電
圧値までに精度範囲内で到達させることが容易になる。
【００１５】上位５ビットのディジタル信号のレベルが
全て決定された後は、上位デコーダ31からのデコード出
力によりスイッチSH１〜SH32が全て非導通状態となるよ
うに制御され、かつレベルが決定された上位５ビットの
ディジタル信号に対応したいずれか１つの抵抗セクショ
ン内の２5 −１個のスイッチSUが全て導通状態となるよ
うに制御される。この状態で前記ロジック回路13から出
力される下位５ビットのディジタル信号に応じた下位デ
コーダ32のデコード出力に応じて２5 個のスイッチSD１
〜SD32のうちスイッチSD１を除く残りのスイッチSD２〜
SD32が選択的に導通状態にされ、いずれか１つのスイッ
チSDｊ（ｊ＝２〜32）を介して、抵抗Ｒ２によって分割
された31通りの電圧のうちの１つが参照電圧VDACとして
順次選択的に出力される。
全て決定された後は、上位デコーダ31からのデコード出
力によりスイッチSH１〜SH32が全て非導通状態となるよ
うに制御され、かつレベルが決定された上位５ビットの
ディジタル信号に対応したいずれか１つの抵抗セクショ
ン内の２5 −１個のスイッチSUが全て導通状態となるよ
うに制御される。この状態で前記ロジック回路13から出
力される下位５ビットのディジタル信号に応じた下位デ
コーダ32のデコード出力に応じて２5 個のスイッチSD１
〜SD32のうちスイッチSD１を除く残りのスイッチSD２〜
SD32が選択的に導通状態にされ、いずれか１つのスイッ
チSDｊ（ｊ＝２〜32）を介して、抵抗Ｒ２によって分割
された31通りの電圧のうちの１つが参照電圧VDACとして
順次選択的に出力される。
【００１６】なお、前記比較器12として正及び負の入力
端を持つ演算増幅器及びこの演算増幅器の正の入力端に
各一端が接続されそれぞれ他端にアナログ信号、参照電
圧がそれぞれ供給される２個のキャパシタを有するスイ
ッチトキャパシタ方式のものを使用した場合、Ａ／Ｄ変
換の開始に先立ち参照電圧が供給される方のキャパシタ
の他端を予めアナログ信号レベルにプリチャージしてお
くことにより、上位比較時におけるセトリング時間をさ
らに短縮することが可能になる。
端を持つ演算増幅器及びこの演算増幅器の正の入力端に
各一端が接続されそれぞれ他端にアナログ信号、参照電
圧がそれぞれ供給される２個のキャパシタを有するスイ
ッチトキャパシタ方式のものを使用した場合、Ａ／Ｄ変
換の開始に先立ち参照電圧が供給される方のキャパシタ
の他端を予めアナログ信号レベルにプリチャージしてお
くことにより、上位比較時におけるセトリング時間をさ
らに短縮することが可能になる。
【００１７】前記のように図１中の上位デコーダ31は前
記抵抗セクションに対応した数の部分デコーダ33で構成
されており、図２はこのうちの１つの部分デコーダ33ｉ
とそれに対応した抵抗セクションとを示している。これ
らの部分デコーダ33ｉには前記ロジック回路13で発生さ
れる上位５ビットのディジタル信号と２種類の制御信号
DAU 、DAL が供給される。そして、上記部分デコーダ33
ｉは、図３のタイミングチャートに示すように制御信号
DAU が“１”レベル、制御信号DAL が“０”レベルの期
間にはディジタル信号に応じてスイッチSHｉを選択的に
導通制御するようなデコード出力を発生し、制御信号DA
U が“０”レベル、制御信号DAL が“１”レベルの期間
にはディジタル信号に応じて１つの抵抗セクション内の
スイッチSUを同時に導通制御するようなデコード出力を
発生する。
記抵抗セクションに対応した数の部分デコーダ33で構成
されており、図２はこのうちの１つの部分デコーダ33ｉ
とそれに対応した抵抗セクションとを示している。これ
らの部分デコーダ33ｉには前記ロジック回路13で発生さ
れる上位５ビットのディジタル信号と２種類の制御信号
DAU 、DAL が供給される。そして、上記部分デコーダ33
ｉは、図３のタイミングチャートに示すように制御信号
DAU が“１”レベル、制御信号DAL が“０”レベルの期
間にはディジタル信号に応じてスイッチSHｉを選択的に
導通制御するようなデコード出力を発生し、制御信号DA
U が“０”レベル、制御信号DAL が“１”レベルの期間
にはディジタル信号に応じて１つの抵抗セクション内の
スイッチSUを同時に導通制御するようなデコード出力を
発生する。
【００１８】上記実施例によれば、高速動作時に参照電
圧VDACの値の変化が大きな上位比較時に、所定の比較時
間内に所定の電圧値までに精度範囲内で到達させること
が容易になり、セトリング時間の短縮を図ることがで
き、この実施例のＤ／Ａ変換回路を用いたＡ／Ｄ変換器
の高速化が実現できる。
圧VDACの値の変化が大きな上位比較時に、所定の比較時
間内に所定の電圧値までに精度範囲内で到達させること
が容易になり、セトリング時間の短縮を図ることがで
き、この実施例のＤ／Ａ変換回路を用いたＡ／Ｄ変換器
の高速化が実現できる。
【００１９】図４は前記図５に示すような逐次比較型Ａ
／Ｄ変換器で用いられる上記図１の実施例とは異なる抵
抗分圧型Ｄ／Ａ変換回路の構成を示している。なお、こ
のＤ／Ａ変換回路の場合にも制御信号として10ビットの
ディジタル信号が供給され、このうち上位５ビットのデ
ィジタル信号は上位デコーダ41に供給され、下位５ビッ
トのディジタル信号は下位デコーダ42にそれぞれ供給さ
れる。この実施例の場合にも、一定電圧VREFのノードと
アナロググランドAGNDのノードとの間には、複数の基準
電圧を得るために複数個の抵抗Ｒ１が直列に接続されて
いる。さらに、上記実施例と同様に２10個の抵抗Ｒ２が
設けられており、これらの抵抗は２5 個（32個）毎に２
5 個の抵抗セクションに分割されている。そして、各抵
抗セクション内に設けられた２5 個の抵抗Ｒ２は、上記
各抵抗Ｒ１の両端間に発生する電位差を分割するために
各抵抗Ｒ１の両端間に直列接続されている。また、２5
本の信号線Ｌ１〜Ｌ32が設けられている。上記各抵抗セ
クション内には２5 個のスイッチＳｋ（ｋ＝１〜32）が
それぞれ設けられている。これら各２5 個のスイッチＳ
ｋは上記下位デコーダ42のデコード出力に応じて導通制
御されるようになっている。また、上記２5 本の信号線
Ｌ１〜Ｌ32と参照電圧出力端との間には２5個のスイッ
チＵ１〜Ｕ32が接続されており、これら２5 個のスイッ
チＵ１〜Ｕ32は上記上位デコーダ41のデコード出力に応
じて導通制御されるようになっている。なお、上記各ス
イッチとして半導体スイッチ、例えばＣＭＯＳスイッチ
が使用されるが、この他にもＮチャネルもしくはＰチャ
ネルＭＯＳトランジスタ単独の半導体スイッチ等が使用
できる。
／Ｄ変換器で用いられる上記図１の実施例とは異なる抵
抗分圧型Ｄ／Ａ変換回路の構成を示している。なお、こ
のＤ／Ａ変換回路の場合にも制御信号として10ビットの
ディジタル信号が供給され、このうち上位５ビットのデ
ィジタル信号は上位デコーダ41に供給され、下位５ビッ
トのディジタル信号は下位デコーダ42にそれぞれ供給さ
れる。この実施例の場合にも、一定電圧VREFのノードと
アナロググランドAGNDのノードとの間には、複数の基準
電圧を得るために複数個の抵抗Ｒ１が直列に接続されて
いる。さらに、上記実施例と同様に２10個の抵抗Ｒ２が
設けられており、これらの抵抗は２5 個（32個）毎に２
5 個の抵抗セクションに分割されている。そして、各抵
抗セクション内に設けられた２5 個の抵抗Ｒ２は、上記
各抵抗Ｒ１の両端間に発生する電位差を分割するために
各抵抗Ｒ１の両端間に直列接続されている。また、２5
本の信号線Ｌ１〜Ｌ32が設けられている。上記各抵抗セ
クション内には２5 個のスイッチＳｋ（ｋ＝１〜32）が
それぞれ設けられている。これら各２5 個のスイッチＳ
ｋは上記下位デコーダ42のデコード出力に応じて導通制
御されるようになっている。また、上記２5 本の信号線
Ｌ１〜Ｌ32と参照電圧出力端との間には２5個のスイッ
チＵ１〜Ｕ32が接続されており、これら２5 個のスイッ
チＵ１〜Ｕ32は上記上位デコーダ41のデコード出力に応
じて導通制御されるようになっている。なお、上記各ス
イッチとして半導体スイッチ、例えばＣＭＯＳスイッチ
が使用されるが、この他にもＮチャネルもしくはＰチャ
ネルＭＯＳトランジスタ単独の半導体スイッチ等が使用
できる。
【００２０】次に、上記図４に示すようなＤ／Ａ変換回
路を用いて前記図５のようなＡ／Ｄ変換器を構成した場
合の動作を説明する。Ａ／Ｄ変換が開始されると、前記
ロジック回路13から出力されるディジタル信号は上位桁
からレベルが順次変化していく。このとき、下位５ビッ
トのディジタル信号は例えば全て“０”レベルとなるよ
うに設定される。すなわち、Ａ／Ｄ変換の開始直後で
は、図４のＤ／Ａ変換回路において上位デコーダ41から
のデコード出力によりスイッチＵ１〜Ｕ32が選択的に導
通制御される。このとき、下位デコーダ42からのデコー
ド出力により、各抵抗セクションでは下位５ビットのデ
ィジタル信号が全て“０”レベルに対応した同じ位置の
１つのスイッチＳ１〜Ｓ32が選択的に導通状態となるよ
うに制御されている。この場合、上位比較時では、各抵
抗セクションにおいていずれか１つのスイッチＳ１〜Ｓ
32が導通しており、各信号線Ｌ１〜Ｌ32は予め所定電圧
にプリチャージされている。ここで、上記各信号線Ｌ１
〜Ｌ32に比べて参照電圧出力端に存在している寄生容量
の値は十分に小さいので、スイッチＵ１〜Ｕ32を切り替
える際に参照電圧は短時間で所定値に達する。すなわ
ち、この実施例の場合にも、高速動作時に参照電圧VDAC
の値の変化が大きな上位比較時に、所定の比較時間内に
所定の電圧値までに精度範囲内で到達させることが容易
になる。
路を用いて前記図５のようなＡ／Ｄ変換器を構成した場
合の動作を説明する。Ａ／Ｄ変換が開始されると、前記
ロジック回路13から出力されるディジタル信号は上位桁
からレベルが順次変化していく。このとき、下位５ビッ
トのディジタル信号は例えば全て“０”レベルとなるよ
うに設定される。すなわち、Ａ／Ｄ変換の開始直後で
は、図４のＤ／Ａ変換回路において上位デコーダ41から
のデコード出力によりスイッチＵ１〜Ｕ32が選択的に導
通制御される。このとき、下位デコーダ42からのデコー
ド出力により、各抵抗セクションでは下位５ビットのデ
ィジタル信号が全て“０”レベルに対応した同じ位置の
１つのスイッチＳ１〜Ｓ32が選択的に導通状態となるよ
うに制御されている。この場合、上位比較時では、各抵
抗セクションにおいていずれか１つのスイッチＳ１〜Ｓ
32が導通しており、各信号線Ｌ１〜Ｌ32は予め所定電圧
にプリチャージされている。ここで、上記各信号線Ｌ１
〜Ｌ32に比べて参照電圧出力端に存在している寄生容量
の値は十分に小さいので、スイッチＵ１〜Ｕ32を切り替
える際に参照電圧は短時間で所定値に達する。すなわ
ち、この実施例の場合にも、高速動作時に参照電圧VDAC
の値の変化が大きな上位比較時に、所定の比較時間内に
所定の電圧値までに精度範囲内で到達させることが容易
になる。
【００２１】上位５ビットのディジタル信号のレベルが
全て決定された後は、ロジック回路13から出力される下
位５ビットのディジタル信号に応じた下位デコーダ42の
デコード出力に応じて各抵抗セクション内のそれぞれ２
5 個のスイッチＳ１〜Ｓ32のうちのいずれか１つが選択
的に導通状態にされ、それぞれ抵抗Ｒ２によって分割さ
れた電圧のうちの１つが参照電圧VDACとして順次出力さ
れる。
全て決定された後は、ロジック回路13から出力される下
位５ビットのディジタル信号に応じた下位デコーダ42の
デコード出力に応じて各抵抗セクション内のそれぞれ２
5 個のスイッチＳ１〜Ｓ32のうちのいずれか１つが選択
的に導通状態にされ、それぞれ抵抗Ｒ２によって分割さ
れた電圧のうちの１つが参照電圧VDACとして順次出力さ
れる。
【００２２】上記実施例によれば、高速動作時に参照電
圧VDACの値の変化が大きな上位比較時に、所定の比較時
間内に所定の電圧値までに精度範囲内で到達させること
が容易になり、セトリング時間の短縮を図ることがで
き、この実施例のＤ／Ａ変換回路を用いたＡ／Ｄ変換器
の高速化が実現できる。
圧VDACの値の変化が大きな上位比較時に、所定の比較時
間内に所定の電圧値までに精度範囲内で到達させること
が容易になり、セトリング時間の短縮を図ることがで
き、この実施例のＤ／Ａ変換回路を用いたＡ／Ｄ変換器
の高速化が実現できる。
【００２３】なお、この発明は上記した実施例に限定さ
れるものではなく種々の変形が可能であることはいうま
でもない。例えば、上記各実施例では入力制御信号であ
るディジタル信号が10ビットである場合について説明し
たが、これに限らず10ビット以上あるいは以下であって
も良く、ディジタル信号のビット数に応じて前記抵抗Ｒ
１、Ｒ２や各スイッチの数を設定することができる。ま
た、上記図１の実施例では、各スイッチSHｉが各抵抗Ｒ
１の両端のうち低電位側の一端、すなわち、２5 個の抵
抗Ｒ２によって形成される32通りの値を持つ電圧のうち
で最も低い電圧が得られるノードと信号線Ｌ１との間に
並列に接続する場合について説明したが、これは各抵抗
Ｒ１の両端のうち高低電位側の一端と信号線Ｌ１との間
に並列に接続するように変更してもよい。さらに、上記
各実施例ではデコーダを上位と下位の２つに分けてアナ
ログ変換を上位と下位の２段階で行う場合を説明した
が、これはデコーダを３つ以上に分けてアナログ変換を
３段階以上で行う場合にも実施が可能であることはいう
までもない。
れるものではなく種々の変形が可能であることはいうま
でもない。例えば、上記各実施例では入力制御信号であ
るディジタル信号が10ビットである場合について説明し
たが、これに限らず10ビット以上あるいは以下であって
も良く、ディジタル信号のビット数に応じて前記抵抗Ｒ
１、Ｒ２や各スイッチの数を設定することができる。ま
た、上記図１の実施例では、各スイッチSHｉが各抵抗Ｒ
１の両端のうち低電位側の一端、すなわち、２5 個の抵
抗Ｒ２によって形成される32通りの値を持つ電圧のうち
で最も低い電圧が得られるノードと信号線Ｌ１との間に
並列に接続する場合について説明したが、これは各抵抗
Ｒ１の両端のうち高低電位側の一端と信号線Ｌ１との間
に並列に接続するように変更してもよい。さらに、上記
各実施例ではデコーダを上位と下位の２つに分けてアナ
ログ変換を上位と下位の２段階で行う場合を説明した
が、これはデコーダを３つ以上に分けてアナログ変換を
３段階以上で行う場合にも実施が可能であることはいう
までもない。
【００２４】
【発明の効果】以上説明したようにこの発明によれば、
セトリング時間の短縮を図ることができ、もって逐次比
較型Ａ／Ｄ変換器に組み込んだ場合にＡ／Ｄ変換の高速
化を実現できるＤ／Ａ変換回路及びこれを用いたＡ／Ｄ
変換回路を提供することができる。
セトリング時間の短縮を図ることができ、もって逐次比
較型Ａ／Ｄ変換器に組み込んだ場合にＡ／Ｄ変換の高速
化を実現できるＤ／Ａ変換回路及びこれを用いたＡ／Ｄ
変換回路を提供することができる。
【図１】この発明の第１の実施例に係る抵抗分圧型Ｄ／
Ａ変換回路の回路図。
Ａ変換回路の回路図。
【図２】図１の実施例回路の一部の回路図。
【図３】図２の回路のタイミングチャートを示す図。
【図４】この発明の第２の実施例に係る抵抗分圧型Ｄ／
Ａ変換回路の回路図。
Ａ変換回路の回路図。
【図５】逐次比較型Ａ／Ｄ変換器のブロック図。
【図６】従来の抵抗分圧型Ｄ／Ａ変換回路の回路図。
【図７】図６のＤ／Ａ変換回路における参照電圧値の変
化を示す図。
化を示す図。
【図８】図６のＤ／Ａ変換回路における参照電圧値の変
化の状態の一例を示す図。
化の状態の一例を示す図。
31，41…上位デコーダ、32，42…下位デコーダ、33ｉ…
部分デコーダ、SU，SD１〜SD32，SH1 〜SH32，Ｓ１〜Ｓ
32．Ｕ１〜Ｕ32…スイッチ、Ｒ１，Ｒ２…抵抗、Ｌ１〜
Ｌ32…信号線。
部分デコーダ、SU，SD１〜SD32，SH1 〜SH32，Ｓ１〜Ｓ
32．Ｕ１〜Ｕ32…スイッチ、Ｒ１，Ｒ２…抵抗、Ｌ１〜
Ｌ32…信号線。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 1/00 - 1/88
Claims (6)
- 【請求項１】 複数の基準電圧を発生する基準電圧発生
回路と、 それぞれ上記複数の基準電圧のうち値が隣り合った２つ
の基準電圧間の電位差を分割して複数の参照電圧を発生
する複数の参照電圧発生回路と、 複数の信号線と、 上位桁のディジタル信号に基づき、第１の期間では上記
複数の基準電圧のうちの１つを選択して上記複数の信号
線のうちの特定の１つに供給し、第１の期間が終了した
後の第２の期間では上記複数の参照電圧発生回路のうち
の１つで発生される複数の参照電圧を同時に選択して上
記特定の信号線を除く上記複数の信号線に供給する第１
の選択供給回路と、 アナログ信号出力端と、 上記第１の期間では上記特定の信号線の電圧を上記アナ
ログ信号出力端に供給し、上記第２の期間では上記特定
の信号線を除く上記複数の信号線の電圧を下位桁のディ
ジタル信号に基づき選択して上記アナログ信号出力端に
供給する第２の選択供給回路とを具備し、 上記第１の選択供給回路は、 上位桁のディジタル信号が供給される上位デコーダと、 前記複数の基準電圧が得られる各ノードと上記特定の信
号線との間に挿入され上記上位デコーダのデコード信号
に基づいて選択的に導通制御される複数の第１スイッチ
手段と、 上記複数の参照電圧発生回路で発生される複数の参照電
圧の各ノードと上記複数の信号線のうちの上記特定の信
号線を除く複数の信号線との間にそれぞれ挿入され上記
上位デコーダのデコード信号に基づいて同時に導通制御
される複数の第２スイッチ手段とから構成され、 上記第２の選択供給回路は、 下位桁のディジタル信号が供給される下位デコーダと、 上記特定の信号線と上記アナログ信号出力端との間に接
続され上記下位デコーダのデコード信号に基づいて導通
制御される１個の第３スイッチ手段と、 上記特定の信号線を除く上記複数の信号線と上記アナロ
グ信号出力端との間に接続され上記下位デコーダのデコ
ード信号に基づいて選択的に導通制御される複数の第４
スイッチ手段とから構成されることを特徴とするＤ／Ａ
変換回路。 - 【請求項２】 前記基準電圧発生回路が、第１の電圧ノ
ードと第２の電圧ノードととの間に直列接続された複数
個の第１の抵抗素子で構成されていることを特徴とする
請求項１に記載のＤ／Ａ変換回路。 - 【請求項３】 前記複数の参照電圧発生回路のそれぞれ
が、前記値が隣り合った２つの基準電圧の両ノード間に
直列接続された複数個の第２の抵抗素子で構成されてい
ることを特徴とする請求項１に記載のＤ／Ａ変換回路。 - 【請求項４】 ディジタル信号を受け、このディジタル
信号に応じたアナログ電圧を発生するＤ／Ａ変換回路
と、 変換すべきアナログ電圧を上記Ｄ／Ａ変換回路で発生さ
れるアナログ電圧と比較する比較回路と、 上記比較回路の比較出力を受け、この比較出力に応じた
ディジタル信号を発生し、上記Ｄ／Ａ変換回路に供給す
る制御回路とを具備し、 上記Ｄ／Ａ変換回路は、 複数の基準電圧を発生する基準電圧発生回路と、 それぞれ上記複数の基準電圧のうち値が隣り合った２つ
の基準電圧間の電位差を分割して複数の参照電圧を発生
する複数の参照電圧発生回路と、 複数の信号線と、 上位桁のディジタル信号に基づき、第１の期間では上記
複数の基準電圧のうちの１つを選択して上記複数の信号
線のうちの特定の１つに供給し、第１の期間が終了した
後の第２の期間では上記複数の参照電圧発生回路のうち
の１つで発生される複数の参照電圧を同時に選択して上
記特定の信号線を除く上記複数の信号線に供給する第１
の選択供給回路と、 アナログ信号出力端と、 上記第１の期間では上記特定の信号線の電圧を上記アナ
ログ信号出力端に供給し、上記第２の期間では上記特定
の信号線を除く上記複数の信号線の電圧を下位桁のディ
ジタル信号に基づき選択して上記アナログ信号出力端に
供給する第２の選択供給回路とを有し、 上記第１の選択供給回路は、 上位桁のディジタル信号が供給される上位デコーダと、 前記複数の基準電圧が得られる各ノードと上記特定の信
号線との間に挿入され上記上位デコーダのデコード信号
に基づいて選択的に導通制御される複数の第１スイッチ
手段と、 上記複数の参照電圧発生回路で発生される複数の参照電
圧の各ノードと上記複数の信号線のうちの上記特定の信
号線を除く複数の信号線との間にそれぞれ挿入され上記
上位デコーダのデコード信号に基づいて同時に導通制御
される複数の第２スイッチ手段とから構成され、 上記第２の選択供給回路は、 下位桁のディジタル信号が供給される下位デコーダと、 上記特定の信号線と上記アナログ信号出力端との間に接
続され上記下位デコーダのデコード信号に基づいて導通
制御される１個の第３スイッチ手段と、 上記特定の信号線を除く上記複数の信号線と上記アナロ
グ信号出力端との間に接続され上記下位デコーダのデコ
ード信号に基づいて選択的に導通制御される複数の第４
スイッチ手段とから構成されることを特徴とするＡ／Ｄ
変換回路。 - 【請求項５】 前記基準電圧発生回路が、第１の電圧ノ
ードと第２の電圧ノードととの間に直列接続された複数
個の第１の抵抗素子で構成されていることを特徴とする
請求項４に記載のＡ／Ｄ変換回路。 - 【請求項６】 前記複数の参照電圧発生回路のそれぞれ
が、前記値が隣り合った２つの基準電圧の両ノード間に
直列接続された複数個の第２の抵抗素子で構成されてい
ることを特徴とする請求項４に記載のＡ／Ｄ変換回路。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09114794A JP3162571B2 (ja) | 1994-04-28 | 1994-04-28 | Ｄ／ａ変換回路及びこれを用いたａ／ｄ変換回路 |
| DE69521452T DE69521452T2 (de) | 1994-04-28 | 1995-04-27 | Schaltung zur Digital-/Analogumsetzung und die Schaltung benutzender A/D-Wandler |
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