JP3382818B2 - Ｄ／ａ変換器のテスト回路 - Google Patents
Ｄ／ａ変換器のテスト回路Info
- Publication number
- JP3382818B2 JP3382818B2 JP16766597A JP16766597A JP3382818B2 JP 3382818 B2 JP3382818 B2 JP 3382818B2 JP 16766597 A JP16766597 A JP 16766597A JP 16766597 A JP16766597 A JP 16766597A JP 3382818 B2 JP3382818 B2 JP 3382818B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- terminal
- input
- capacitor
- switch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Testing Electric Properties And Detecting Electric Faults (AREA)
- Analogue/Digital Conversion (AREA)
Description
【０００１】
【発明の属する技術分野】この発明は、Ｄ／Ａ変換器の
単調性をテストするテスト回路に関する。
単調性をテストするテスト回路に関する。
【０００２】
【従来の技術】一般にＤ／Ａ変換器の精度を表わすのに
単調性が用いられる。この単調性をテストするテスト回
路の先願として特開平５−３３５９５０号が開示されて
いる。図５は、特開平５−３３５９５０号に記載されて
いるＤ／Ａ変換器のテスト回路のブロック図である。
単調性が用いられる。この単調性をテストするテスト回
路の先願として特開平５−３３５９５０号が開示されて
いる。図５は、特開平５−３３５９５０号に記載されて
いるＤ／Ａ変換器のテスト回路のブロック図である。
【０００３】この図において、Ｄ／Ａ変換器３１のアナ
ログ信号出力をデジタル量に変換する単調性の保障され
たＡ／Ｄ変換器３２のデジタル出力をラッチ３３で記憶
し、このラッチ３３で１つ前のクロックで記憶されたデ
ータの全ビットをＸＯＲ回路３４の出力値にインクリメ
ント回路３５で１を加える。このインクリメント回路３
５の出力をラッチ３６に記憶し、インクリメントされた
結果と、その次のクロックで最初のラッチ３３に記憶さ
れた値と加算する加算器３７で構成されている。
ログ信号出力をデジタル量に変換する単調性の保障され
たＡ／Ｄ変換器３２のデジタル出力をラッチ３３で記憶
し、このラッチ３３で１つ前のクロックで記憶されたデ
ータの全ビットをＸＯＲ回路３４の出力値にインクリメ
ント回路３５で１を加える。このインクリメント回路３
５の出力をラッチ３６に記憶し、インクリメントされた
結果と、その次のクロックで最初のラッチ３３に記憶さ
れた値と加算する加算器３７で構成されている。
【０００４】以上のように構成された図５の回路につい
て、以下にその動作を説明する。このＤ／Ａ変換器のテ
スト回路は、テストを行うＤ／Ａ変換器３１のアナログ
値を単調性の保障されたＡ／Ｄ変換器３２でデジタル値
に変換する。前記Ａ／Ｄ変換器３２のデジタル値が２の
補数コードとすると、Ａ／Ｄ変換器３２のデジタル値を
ラッチ３３で記憶する。前記ラッチ３３の出力を２入力
の片側が電源（ＶＤＤ）に接続されたＸＯＲ回路３４に
入力することにより全ビットを反転させる。
て、以下にその動作を説明する。このＤ／Ａ変換器のテ
スト回路は、テストを行うＤ／Ａ変換器３１のアナログ
値を単調性の保障されたＡ／Ｄ変換器３２でデジタル値
に変換する。前記Ａ／Ｄ変換器３２のデジタル値が２の
補数コードとすると、Ａ／Ｄ変換器３２のデジタル値を
ラッチ３３で記憶する。前記ラッチ３３の出力を２入力
の片側が電源（ＶＤＤ）に接続されたＸＯＲ回路３４に
入力することにより全ビットを反転させる。
【０００５】次にＸＯＲ回路３４の出力値にインクリメ
ント回路３５によって１を加える。このインクリメント
回路３５の出力をラッチ３６で記憶する。前記演算によ
りラッチ３３に記憶された値を２の補数コードの逆の極
性に変換することとなる。加算器３７への入力は、Ａ／
Ｄ変換器３２のデジタル値の極性を反転したラッチ３６
の出力値と、Ａ／Ｄ変換器３２のデジタル値の次のクロ
ックでラッチ３３へ記憶された値となる。Ｄ／Ａ変換器
３１に入力するデジタル信号を最小値から最大値へと変
化させた時、加算器３７で計算された結果が、０または
正値となれば単調性が保たれたこととなる。
ント回路３５によって１を加える。このインクリメント
回路３５の出力をラッチ３６で記憶する。前記演算によ
りラッチ３３に記憶された値を２の補数コードの逆の極
性に変換することとなる。加算器３７への入力は、Ａ／
Ｄ変換器３２のデジタル値の極性を反転したラッチ３６
の出力値と、Ａ／Ｄ変換器３２のデジタル値の次のクロ
ックでラッチ３３へ記憶された値となる。Ｄ／Ａ変換器
３１に入力するデジタル信号を最小値から最大値へと変
化させた時、加算器３７で計算された結果が、０または
正値となれば単調性が保たれたこととなる。
【０００６】
【発明が解決しようとする課題】上述の方法による問題
点は、回路規模が大きくなるということである。その理
由は、Ｄ／Ａ変換器のアナログ出力を、単調性が保障さ
れたＡ／Ｄ変換器でデジタル値に変換し、そのデジタル
値をインクリメント回路、加算回路器等を用いて単調性
が保障されているかどうかを判定していたためである。
本発明はこのような背景の下になされたもので、回路規
模の小さなＤ／Ａ変換器のテスト回路を提供することを
目的とする。
点は、回路規模が大きくなるということである。その理
由は、Ｄ／Ａ変換器のアナログ出力を、単調性が保障さ
れたＡ／Ｄ変換器でデジタル値に変換し、そのデジタル
値をインクリメント回路、加算回路器等を用いて単調性
が保障されているかどうかを判定していたためである。
本発明はこのような背景の下になされたもので、回路規
模の小さなＤ／Ａ変換器のテスト回路を提供することを
目的とする。
【０００７】
【問題を解決するための手段】請求項１に記載の発明
は、−入力側および＋入力側の各々に、コンデンサを含
むサンプルホールド回路と前記コンデンサに入力を接続
したインバータとを備え、デジタル信号が入力された被
試験Ｄ／Ａ変換器の第１のアナログ変換出力電圧と前記
第１のアナログ変換出力電圧より大きい第２のアナログ
変換出力電圧との各々を前記−入力側と＋入力側の各コ
ンデンサの第１電極に充電するとともに、等しいスレッ
シュホールド電圧を有した前記各インバータの出力電圧
を前記各コンデンサの第２電極に充電し、前記第１また
は第２のアナログ変換出力電圧で充電された前記各コン
デンサの第１電極同士を短絡し、前記各コンデンサの第
２電極はそれぞれ他方のコンデンサに接続されたインバ
ータの出力に接続され、前記各コンデンサの第２電極の
電圧を、各々、前記各インバータのスレッシホールド電
圧より大と小とすることで、前記各インバータより互い
に相補の論理レベルを得ることで前記被試験Ｄ／Ａ変換
器の単調性を判断することを特徴とするＤ／Ａ変換器の
テスト回路を提供する。
は、−入力側および＋入力側の各々に、コンデンサを含
むサンプルホールド回路と前記コンデンサに入力を接続
したインバータとを備え、デジタル信号が入力された被
試験Ｄ／Ａ変換器の第１のアナログ変換出力電圧と前記
第１のアナログ変換出力電圧より大きい第２のアナログ
変換出力電圧との各々を前記−入力側と＋入力側の各コ
ンデンサの第１電極に充電するとともに、等しいスレッ
シュホールド電圧を有した前記各インバータの出力電圧
を前記各コンデンサの第２電極に充電し、前記第１また
は第２のアナログ変換出力電圧で充電された前記各コン
デンサの第１電極同士を短絡し、前記各コンデンサの第
２電極はそれぞれ他方のコンデンサに接続されたインバ
ータの出力に接続され、前記各コンデンサの第２電極の
電圧を、各々、前記各インバータのスレッシホールド電
圧より大と小とすることで、前記各インバータより互い
に相補の論理レベルを得ることで前記被試験Ｄ／Ａ変換
器の単調性を判断することを特徴とするＤ／Ａ変換器の
テスト回路を提供する。
【０００８】請求項２に記載の発明は、デジタル信号が
入力された被試験Ｄ／Ａ変換器のアナログ出力が、サン
プルホールド回路を備えたコンパレータ回路の＋入力側
および−入力側に入力され、前記サンプルホールド回路
を備えたコンパレータ回路により、前記＋入力側に入力
された値と、前記−入力側に入力された値とを比較し、
比較結果を出力するＤ／Ａ変換器のテスト回路におい
て、前記サンプルホールド回路を備えたコンパレータ回
路は、前記−入力側が第１のスイッチ回路の第１端子に
接続され、前記＋入力側が第２のスイッチ回路の第１端
子に接続され、前記第１のスイッチ回路の第２端子は、
第１のコンデンサの第１電極および第３のスイッチ回路
の第１端子に接続され、前記第２のスイッチ回路の第２
端子は、第２のコンデンサの第１電極および前記第３の
スイッチ回路の第２端子に接続され、前記第１のコンデ
ンサの第２電極は、第４のスイッチ回路の第１端子、第
６のスイッチ回路の第１端子および第１のインバータ回
路の入力端子に接続され、前記第２のコンデンサの第２
電極は、第５のスイッチ回路の第１端子、第７のスイッ
チ回路の第１端子および第２のインバータ回路の入力端
子に接続され、前記第１のインバータ回路の出力端子
は、前記第４のスイッチ回路の第２端子、前記第７のス
イッチ回路の第２端子および第３のインバータ回路の入
力端子に接続され、前記第２のインバータ回路の出力端
子は、前記第５のスイッチ回路の第２端子、前記第６ス
イッチ回路の第２端子および第４のインバータ回路の入
力端子に接続され、前記第３のインバータ回路の出力端
子は、第１のＮＡＮＤ回路の第１入力端子に接続され、
前記第４のインバータ回路の出力端子は、第２のＮＡＮ
Ｄ回路の第１入力端子に接続され、前記第２のＮＡＮＤ
回路の出力端子は、前記第１のＮＡＮＤ回路の第２入力
側に接続され、前記第１のＮＡＮＤ回路の出力端子は、
前記第２のＮＡＮＤ回路の第２入力端子に接続された構
成を有し、前記第１及び第４のスイッチ回路をオンさ
せ、前記第１のコンデンサの第１及び第２電極に各々第
１のアナログ出力電圧及び前記第１インバータ回路の出
力電圧を供給する第１のステップと、前記第２及び第５
のスイッチ回路をオンさせ、前記第２のコンデンサの第
１及び 第２電極に各々第２のアナログ出力電圧及び前記
第２インバータ回路の出力電圧を供給する第２のステッ
プと、前記第３、第６及び第７のスイッチ回路をオンさ
せ、前記第１及び第２のコンデンサの第２電極の電圧
を、各々、前記第１及び第２のインバータのスレッシホ
ールド電圧より大と小とすることで、前記第１及び第２
インバータより互いに相補の論理レベルを得る第３のス
テップを有し、前記相補の論理レベルにより前記第１の
ＮＡＮＤ回路の出力端子から前記比較結果としてＬｏｗ
を出力することで前記被試験Ｄ／Ａ変換器の単調性を判
断することを特徴とする請求項１に記載のＤ／Ａ変換器
のテスト回路を提供する。
入力された被試験Ｄ／Ａ変換器のアナログ出力が、サン
プルホールド回路を備えたコンパレータ回路の＋入力側
および−入力側に入力され、前記サンプルホールド回路
を備えたコンパレータ回路により、前記＋入力側に入力
された値と、前記−入力側に入力された値とを比較し、
比較結果を出力するＤ／Ａ変換器のテスト回路におい
て、前記サンプルホールド回路を備えたコンパレータ回
路は、前記−入力側が第１のスイッチ回路の第１端子に
接続され、前記＋入力側が第２のスイッチ回路の第１端
子に接続され、前記第１のスイッチ回路の第２端子は、
第１のコンデンサの第１電極および第３のスイッチ回路
の第１端子に接続され、前記第２のスイッチ回路の第２
端子は、第２のコンデンサの第１電極および前記第３の
スイッチ回路の第２端子に接続され、前記第１のコンデ
ンサの第２電極は、第４のスイッチ回路の第１端子、第
６のスイッチ回路の第１端子および第１のインバータ回
路の入力端子に接続され、前記第２のコンデンサの第２
電極は、第５のスイッチ回路の第１端子、第７のスイッ
チ回路の第１端子および第２のインバータ回路の入力端
子に接続され、前記第１のインバータ回路の出力端子
は、前記第４のスイッチ回路の第２端子、前記第７のス
イッチ回路の第２端子および第３のインバータ回路の入
力端子に接続され、前記第２のインバータ回路の出力端
子は、前記第５のスイッチ回路の第２端子、前記第６ス
イッチ回路の第２端子および第４のインバータ回路の入
力端子に接続され、前記第３のインバータ回路の出力端
子は、第１のＮＡＮＤ回路の第１入力端子に接続され、
前記第４のインバータ回路の出力端子は、第２のＮＡＮ
Ｄ回路の第１入力端子に接続され、前記第２のＮＡＮＤ
回路の出力端子は、前記第１のＮＡＮＤ回路の第２入力
側に接続され、前記第１のＮＡＮＤ回路の出力端子は、
前記第２のＮＡＮＤ回路の第２入力端子に接続された構
成を有し、前記第１及び第４のスイッチ回路をオンさ
せ、前記第１のコンデンサの第１及び第２電極に各々第
１のアナログ出力電圧及び前記第１インバータ回路の出
力電圧を供給する第１のステップと、前記第２及び第５
のスイッチ回路をオンさせ、前記第２のコンデンサの第
１及び 第２電極に各々第２のアナログ出力電圧及び前記
第２インバータ回路の出力電圧を供給する第２のステッ
プと、前記第３、第６及び第７のスイッチ回路をオンさ
せ、前記第１及び第２のコンデンサの第２電極の電圧
を、各々、前記第１及び第２のインバータのスレッシホ
ールド電圧より大と小とすることで、前記第１及び第２
インバータより互いに相補の論理レベルを得る第３のス
テップを有し、前記相補の論理レベルにより前記第１の
ＮＡＮＤ回路の出力端子から前記比較結果としてＬｏｗ
を出力することで前記被試験Ｄ／Ａ変換器の単調性を判
断することを特徴とする請求項１に記載のＤ／Ａ変換器
のテスト回路を提供する。
【０００９】
【００１０】
【００１１】
【発明の実施の形態】本発明の一実施形態によるＤ／Ａ
変換器のテスト回路について図面を参照して詳細に説明
する。図１は本発明の一実施形態の構成を示すブロック
図である。この図において、符号１は被試験用Ｄ／Ａ変
換器であり、デジタル信号を入力する事により、アナロ
グ信号が出力される。２はサンプルホールド回路を備え
たコンパレータ回路であり、データは＋入力側および−
入力側に入力され、前記＋入力側に入力された値と、前
記−入力側に入力された値とを比較して、比較結果を出
力する。
変換器のテスト回路について図面を参照して詳細に説明
する。図１は本発明の一実施形態の構成を示すブロック
図である。この図において、符号１は被試験用Ｄ／Ａ変
換器であり、デジタル信号を入力する事により、アナロ
グ信号が出力される。２はサンプルホールド回路を備え
たコンパレータ回路であり、データは＋入力側および−
入力側に入力され、前記＋入力側に入力された値と、前
記−入力側に入力された値とを比較して、比較結果を出
力する。
【００１２】図２は、図１のサンプルホールド回路を備
えたコンパレータ回路２の内部回路図である。この図に
おいて、−入力側はスイッチ回路３の第１端子に接続さ
れ、このスイッチ回路３の第２端子はコンデンサ１０の
第１電極およびスイッチ回路５の第１端子に接続されて
いる。また、前記＋入力側はスイッチ回路４の第１端子
に接続され、このスイッチ回路４の第２端子はコンデン
サ１１の第１電極および前記スイッチ回路５の第２端子
に接続されている。
えたコンパレータ回路２の内部回路図である。この図に
おいて、−入力側はスイッチ回路３の第１端子に接続さ
れ、このスイッチ回路３の第２端子はコンデンサ１０の
第１電極およびスイッチ回路５の第１端子に接続されて
いる。また、前記＋入力側はスイッチ回路４の第１端子
に接続され、このスイッチ回路４の第２端子はコンデン
サ１１の第１電極および前記スイッチ回路５の第２端子
に接続されている。
【００１３】前記コンデンサ１０の第２電極は、スイッ
チ回路６の第１端子、スイッチ回路８の第１端子および
インバータ回路１２の入力端子に接続されている。ま
た、前記コンデンサ１１の第２電極は、スイッチ回路７
の第１端子、スイッチ回路９の第１端子およびインバー
タ回路１３の入力端子に接続されている。前記インバー
タ回路１２の出力端子は、前記スイッチ回路４の第２端
子、前記スイッチ回路９の第２端子およびインバータ回
路１４の入力端子に接続されている。また、前記インバ
ータ回路１３の出力端子は、前記スイッチ回路７の第２
端子、前記スイッチ回路８の第２端子およびインバータ
回路１５の入力端子に接続されている。
チ回路６の第１端子、スイッチ回路８の第１端子および
インバータ回路１２の入力端子に接続されている。ま
た、前記コンデンサ１１の第２電極は、スイッチ回路７
の第１端子、スイッチ回路９の第１端子およびインバー
タ回路１３の入力端子に接続されている。前記インバー
タ回路１２の出力端子は、前記スイッチ回路４の第２端
子、前記スイッチ回路９の第２端子およびインバータ回
路１４の入力端子に接続されている。また、前記インバ
ータ回路１３の出力端子は、前記スイッチ回路７の第２
端子、前記スイッチ回路８の第２端子およびインバータ
回路１５の入力端子に接続されている。
【００１４】前記インバータ回路１４の出力端子は、Ｎ
ＡＮＤ回路１６の第１入力端子に接続され、前記インバ
ータ回路１５の出力端子は、ＮＡＮＤ回路１７の第１入
力端子に接続され、このＮＡＮＤ回路１７の出力端子
は、前記ＮＡＮＤ回路１６の第２入力端子に接続され、
このＮＡＮＤ回路１６の出力端子は、前記ＮＡＮＤ回路
１７の第２入力端子に接続され、比較結果が出力端子Ｏ
ＵＴより出力される構成となっている。
ＡＮＤ回路１６の第１入力端子に接続され、前記インバ
ータ回路１５の出力端子は、ＮＡＮＤ回路１７の第１入
力端子に接続され、このＮＡＮＤ回路１７の出力端子
は、前記ＮＡＮＤ回路１６の第２入力端子に接続され、
このＮＡＮＤ回路１６の出力端子は、前記ＮＡＮＤ回路
１７の第２入力端子に接続され、比較結果が出力端子Ｏ
ＵＴより出力される構成となっている。
【００１５】次に図１および図２の回路動作を図３のタ
イミングチャートを参照して説明する。被試験用Ｄ／Ａ
変換器１に加えられるデジタル入力値は、所定の周期で
最小値から１ＬＳＢ分づつ増加する。図３の期間Ｔ１で
は、被試験用Ｄ／Ａ変換器１にデジタル信号が入力さ
れ、アナログ電圧値に変換された電圧（Ｖ１）がサンプ
ルホールド回路を備えたコンパレータ回路２の＋入力側
および−入力側に入力される。
イミングチャートを参照して説明する。被試験用Ｄ／Ａ
変換器１に加えられるデジタル入力値は、所定の周期で
最小値から１ＬＳＢ分づつ増加する。図３の期間Ｔ１で
は、被試験用Ｄ／Ａ変換器１にデジタル信号が入力さ
れ、アナログ電圧値に変換された電圧（Ｖ１）がサンプ
ルホールド回路を備えたコンパレータ回路２の＋入力側
および−入力側に入力される。
【００１６】この時、スイッチ回路３、スイッチ回路６
およびスイッチ回路７がＯＮ状態、スイッチ回路４、ス
イッチ回路５、スイッチ回路８およびスイッチ回路９が
ＯＦＦ状態とし、コンデンサ１０の第１電極側には、被
試験用Ｄ／Ａ変換器１で変換されたアナログ電圧（Ｖ
１）が印加され、インバータ回路１２には帰還がかかっ
ているため、前記コンデンサ１０の第２電極側には、イ
ンバータ回路１２のスレッシホールド電圧（ＶＴＨ１）
が加わる。
およびスイッチ回路７がＯＮ状態、スイッチ回路４、ス
イッチ回路５、スイッチ回路８およびスイッチ回路９が
ＯＦＦ状態とし、コンデンサ１０の第１電極側には、被
試験用Ｄ／Ａ変換器１で変換されたアナログ電圧（Ｖ
１）が印加され、インバータ回路１２には帰還がかかっ
ているため、前記コンデンサ１０の第２電極側には、イ
ンバータ回路１２のスレッシホールド電圧（ＶＴＨ１）
が加わる。
【００１７】次に期間Ｔ２では、被試験用Ｄ／Ａ変換器
１に１ＬＳＢ分増加させたデジタル入力信号が入力さ
れ、変換されたアナログ電圧（Ｖ２）がサンプルホール
ド回路を備えたコンパレータ回路２の＋入力側および−
入力側に入力される。この時、スイッチ回路４、スイッ
チ回路６およびスイッチ回路７はＯＮ状態、スイッチ回
路３、スイッチ回路５、スイッチ回路８およびスイッチ
回路９はＯＦＦ状態とし、コンデンサ１０は直前の状態
を保持し、コンデンサ１１の第１電極側には、アナログ
電圧（Ｖ２）が充電され、インバータ回路１３には帰還
がかかっているため、前記コンデンサ１１の第２電極側
には、インバータ回路１３のスレッシホールド電圧（Ｖ
ＴＨ２）が加わる。
１に１ＬＳＢ分増加させたデジタル入力信号が入力さ
れ、変換されたアナログ電圧（Ｖ２）がサンプルホール
ド回路を備えたコンパレータ回路２の＋入力側および−
入力側に入力される。この時、スイッチ回路４、スイッ
チ回路６およびスイッチ回路７はＯＮ状態、スイッチ回
路３、スイッチ回路５、スイッチ回路８およびスイッチ
回路９はＯＦＦ状態とし、コンデンサ１０は直前の状態
を保持し、コンデンサ１１の第１電極側には、アナログ
電圧（Ｖ２）が充電され、インバータ回路１３には帰還
がかかっているため、前記コンデンサ１１の第２電極側
には、インバータ回路１３のスレッシホールド電圧（Ｖ
ＴＨ２）が加わる。
【００１８】この場合、インバータ回路１２のスレッシ
ホールド電圧（ＶＴＨ１）と、インバータ回路１３のス
レッシホールド電圧（ＶＴＨ２）とは等しく、インバー
タ回路１２およびインバータ回路１３のスレッシホール
ド電圧（ＶＴＨ１、ＶＴＨ２）は、インバータ回路１４
およびインバータ回路１５のスレッシホールド電圧より
低く、インバータ回路１４のスレッシホールド電圧と、
インバータ回路１５のスレッシホールド電圧は等しくな
るように設定されている。
ホールド電圧（ＶＴＨ１）と、インバータ回路１３のス
レッシホールド電圧（ＶＴＨ２）とは等しく、インバー
タ回路１２およびインバータ回路１３のスレッシホール
ド電圧（ＶＴＨ１、ＶＴＨ２）は、インバータ回路１４
およびインバータ回路１５のスレッシホールド電圧より
低く、インバータ回路１４のスレッシホールド電圧と、
インバータ回路１５のスレッシホールド電圧は等しくな
るように設定されている。
【００１９】次に期間Ｔ３では、スイッチ回路５、スイ
ッチ回路８およびスイッチ回路９はＯＮ状態、スイッチ
回路３、スイッチ回路４、スイッチ回路６およびスイッ
チ回路７はＯＦＦ状態とし、コンデンサ１０の第１電極
とコンデンサ１１の第１電極がショートとなり、コンデ
ンサ１０及びコンデンサ１１の第１電極の電圧をＶＳと
すると、ＶＳ＝（Ｖ１＋Ｖ２）／２となる。ここで、コ
ンデンサ１０の第２電極の電圧は、第１電極より（ＶＴ
Ｈ１−Ｖ１）の差があるため、（ＶＴＨ１−Ｖ１）＋Ｖ
Ｓとなり、（ＶＴＨ１−Ｖ１）＋（Ｖ１＋Ｖ２）／２＝
ＶＴＨ１＋Ｖ２／２−Ｖ１／２となる。また、コンデン
サ１１の第２電極の電圧は、第１電極より（ＶＴＨ２−
Ｖ２）の差があるため、（ＶＴＨ２−Ｖ２）＋ＶＳとな
り、（ＶＴＨ２−Ｖ２）＋（Ｖ１＋Ｖ２）／２＝ＶＴＨ
２＋Ｖ１／２−Ｖ２／２となる。
ッチ回路８およびスイッチ回路９はＯＮ状態、スイッチ
回路３、スイッチ回路４、スイッチ回路６およびスイッ
チ回路７はＯＦＦ状態とし、コンデンサ１０の第１電極
とコンデンサ１１の第１電極がショートとなり、コンデ
ンサ１０及びコンデンサ１１の第１電極の電圧をＶＳと
すると、ＶＳ＝（Ｖ１＋Ｖ２）／２となる。ここで、コ
ンデンサ１０の第２電極の電圧は、第１電極より（ＶＴ
Ｈ１−Ｖ１）の差があるため、（ＶＴＨ１−Ｖ１）＋Ｖ
Ｓとなり、（ＶＴＨ１−Ｖ１）＋（Ｖ１＋Ｖ２）／２＝
ＶＴＨ１＋Ｖ２／２−Ｖ１／２となる。また、コンデン
サ１１の第２電極の電圧は、第１電極より（ＶＴＨ２−
Ｖ２）の差があるため、（ＶＴＨ２−Ｖ２）＋ＶＳとな
り、（ＶＴＨ２−Ｖ２）＋（Ｖ１＋Ｖ２）／２＝ＶＴＨ
２＋Ｖ１／２−Ｖ２／２となる。
【００２０】インバータ回路１２の入力側に加わる電圧
と、インバータ回路１３の入力側に加わる電圧を比較す
ると、Ｖ１＜Ｖ２、ＶＴＨ１＝ＶＴＨ２であるため、イ
ンバータ回路１２の入力側に加わる電圧は、インバータ
回路１３の入力側に加わる電圧より高いので、インバー
タ回路１２はＬｏｗを出力し、インバータ回路１３はＨ
ｉｇｈを出力する。従って、サンプルホールド回路を備
えたコンパレータ回路２の出力はＬｏｗとなる。また、
期間Ｔ４では、すべてのスイッチ回路はＯＦＦ状態とな
る。
と、インバータ回路１３の入力側に加わる電圧を比較す
ると、Ｖ１＜Ｖ２、ＶＴＨ１＝ＶＴＨ２であるため、イ
ンバータ回路１２の入力側に加わる電圧は、インバータ
回路１３の入力側に加わる電圧より高いので、インバー
タ回路１２はＬｏｗを出力し、インバータ回路１３はＨ
ｉｇｈを出力する。従って、サンプルホールド回路を備
えたコンパレータ回路２の出力はＬｏｗとなる。また、
期間Ｔ４では、すべてのスイッチ回路はＯＦＦ状態とな
る。
【００２１】上述の期間Ｔ１〜Ｔ４の動作を順次繰り返
していき、サンプルホールド回路を備えたコンパレータ
回路２の出力が常にＬｏｗならば、Ｄ／Ａ変換器は単調
性が保障されたことになり、１回でもＨｉｇｈを出力す
るときは単調性が保障されていないことになる。
していき、サンプルホールド回路を備えたコンパレータ
回路２の出力が常にＬｏｗならば、Ｄ／Ａ変換器は単調
性が保障されたことになり、１回でもＨｉｇｈを出力す
るときは単調性が保障されていないことになる。
【００２２】次に、本発明のサンプルホールド回路を備
えたコンパレータ回路の第２の実施の形態について、図
４の回路図を用いて説明する。図４において、コンデン
サ２６、コンデンサ２７は、スイッチ回路２２、スイッ
チ回路２３がＯＮ状態の時、Ｄ／Ａ変換器の出力電圧に
充電される。コンパレータ回路２８は、スイッチ回路２
４、スイッチ回路２５がＯＮ状態の時、コンデンサ２
６、コンデンサ２７の電荷が入力され、比較結果を出力
する。
えたコンパレータ回路の第２の実施の形態について、図
４の回路図を用いて説明する。図４において、コンデン
サ２６、コンデンサ２７は、スイッチ回路２２、スイッ
チ回路２３がＯＮ状態の時、Ｄ／Ａ変換器の出力電圧に
充電される。コンパレータ回路２８は、スイッチ回路２
４、スイッチ回路２５がＯＮ状態の時、コンデンサ２
６、コンデンサ２７の電荷が入力され、比較結果を出力
する。
【００２３】次に、図４の回路の動作を説明する。被試
験用Ｄ／Ａ変換器１に加えるデジタル入力値を最小値か
ら１ＬＳＢ分づつ増加させていく。被試験用Ｄ／Ａ変換
器１にデジタル信号を入力し、アナログ電圧値に変換さ
れた電圧（Ｖ１）がサンプルホールド回路の＋入力側お
よび−入力側に入力される。この時、スイッチ回路２２
がＯＮ状態、スイッチ回路２３、スイッチ回路２４およ
びスイッチ回路２５がＯＦＦ状態とし、コンデンサ２６
には、被試験用Ｄ／Ａ変換器１で変換されたアナログ電
圧（Ｖｌ）が充電される。
験用Ｄ／Ａ変換器１に加えるデジタル入力値を最小値か
ら１ＬＳＢ分づつ増加させていく。被試験用Ｄ／Ａ変換
器１にデジタル信号を入力し、アナログ電圧値に変換さ
れた電圧（Ｖ１）がサンプルホールド回路の＋入力側お
よび−入力側に入力される。この時、スイッチ回路２２
がＯＮ状態、スイッチ回路２３、スイッチ回路２４およ
びスイッチ回路２５がＯＦＦ状態とし、コンデンサ２６
には、被試験用Ｄ／Ａ変換器１で変換されたアナログ電
圧（Ｖｌ）が充電される。
【００２４】次に、被試験用Ｄ／Ａ変換器１に１ＬＳＢ
分増加させたデジタル入力信号を入力し、変換されたア
ナログ電圧（Ｖ２）が＋入力側および−入力側に入力さ
れる。この時、スイッチ回路２３はＯＮ状態、スイッチ
回路２２、スイッチ回路２４およびスイッチ回路２５が
ＯＦＦ状態とし、コンデンサＣ３は直前の状態を保持
し、コンデンサＣ４には、アナログ電圧（Ｖ２）が充電
される。
分増加させたデジタル入力信号を入力し、変換されたア
ナログ電圧（Ｖ２）が＋入力側および−入力側に入力さ
れる。この時、スイッチ回路２３はＯＮ状態、スイッチ
回路２２、スイッチ回路２４およびスイッチ回路２５が
ＯＦＦ状態とし、コンデンサＣ３は直前の状態を保持
し、コンデンサＣ４には、アナログ電圧（Ｖ２）が充電
される。
【００２５】次に、スイッチ回路２４およびスイッチ回
路２５はＯＮ状態、スイッチ回路２２およびスイッチ回
路２３はＯＦＦ状態であるため、コンデンサ２６に貯え
られた電荷はコンパレータ回路２８の入力側に、コンデ
ンサ２７に貯えられた電荷はコンパレータ回路２８の＋
入力側に与えられ、コンパレータ回路２８で比較され、
比較結果を出力する。その出力結果が常にＬｏｗなら
ば、単調性は保障されたことになり、期間Ｔ１、Ｔ２、
Ｔ３の動作を順次繰り返していき、サンプルホールド回
路を備えたコンパレータ回路２の出力が常にＬｏｗなら
ば、Ｄ／Ａ変換器は単調性が保障されたことになる。
路２５はＯＮ状態、スイッチ回路２２およびスイッチ回
路２３はＯＦＦ状態であるため、コンデンサ２６に貯え
られた電荷はコンパレータ回路２８の入力側に、コンデ
ンサ２７に貯えられた電荷はコンパレータ回路２８の＋
入力側に与えられ、コンパレータ回路２８で比較され、
比較結果を出力する。その出力結果が常にＬｏｗなら
ば、単調性は保障されたことになり、期間Ｔ１、Ｔ２、
Ｔ３の動作を順次繰り返していき、サンプルホールド回
路を備えたコンパレータ回路２の出力が常にＬｏｗなら
ば、Ｄ／Ａ変換器は単調性が保障されたことになる。
【００２６】以上、本発明の一実施形態の動作を図面を
参照して詳述してきたが、本発明はこの実施形態に限ら
れるものではなく、本発明の要旨を逸脱しない範囲の設
計変更等があっても本発明に含まれる。
参照して詳述してきたが、本発明はこの実施形態に限ら
れるものではなく、本発明の要旨を逸脱しない範囲の設
計変更等があっても本発明に含まれる。
【００２７】
【発明の効果】これまでに説明したように、この発明に
よれば、小さな回路規模のテスト回路によって、Ｄ／Ａ
変換器の単調性をテストすることができる。その理由
は、従来技術では、Ａ／Ｄ変換器、ＸＯＲ回路、インク
リメント回路、加算回路、ラッチ回路が必要であった
が、本発明はサンプルホールド回路を備えたコンパレー
タ回路を使用し、スイッチ回路を上述のようなタイミン
グで切り替えれば、従来技術と同等の単調性のテストが
可能である。例えば、８ビットのＤ／Ａ変換器の単調性
をテストする場合、従来技術では ＸＯＲ回路：１０素子×８ビット＝８０素子 インクリメント回路：３６素子×８ビット＝３６０素子 加算回路：３４素子×８ビット＝３４０素子 ラッチ回路：８素子×８ビット×２＝１２８素子 合計＝７６８素子 となり、さらに単調性が保障されたＡ／Ｄ変換器が必要
である。
よれば、小さな回路規模のテスト回路によって、Ｄ／Ａ
変換器の単調性をテストすることができる。その理由
は、従来技術では、Ａ／Ｄ変換器、ＸＯＲ回路、インク
リメント回路、加算回路、ラッチ回路が必要であった
が、本発明はサンプルホールド回路を備えたコンパレー
タ回路を使用し、スイッチ回路を上述のようなタイミン
グで切り替えれば、従来技術と同等の単調性のテストが
可能である。例えば、８ビットのＤ／Ａ変換器の単調性
をテストする場合、従来技術では ＸＯＲ回路：１０素子×８ビット＝８０素子 インクリメント回路：３６素子×８ビット＝３６０素子 加算回路：３４素子×８ビット＝３４０素子 ラッチ回路：８素子×８ビット×２＝１２８素子 合計＝７６８素子 となり、さらに単調性が保障されたＡ／Ｄ変換器が必要
である。
【００２８】本発明の第１の実施の形態の素子数は、
スイッチ回路：１素子×７個＝７素子
ＩＮＶ回路：２素子×４個＝８素子
ＮＡＮＤ回路：４素子×２個＝８素子
コンデンサ：ｌ素子×２個＝２素子
合計＝２５素子
となり、従来例に比べ約１／３０の素子数で同等の単調
性のテストが実現できるという効果が得られる。
性のテストが実現できるという効果が得られる。
【図１】 本発明の実施の形態を示すブロック図であ
る。
る。
【図２】 本発明の実施の形態を示すブロック図のサン
プルホールド回路を備えたコンパレータ回路の第１の実
施形態を示す回路図である。
プルホールド回路を備えたコンパレータ回路の第１の実
施形態を示す回路図である。
【図３】 本発明の第１の実施の形態における動作タイ
ミング図である。
ミング図である。
【図４】 本発明の実施の形態を示すブロック図のサン
プルホールド回路を備えたコンパレータ回路の第２の実
施形態を示す回路図である。
プルホールド回路を備えたコンパレータ回路の第２の実
施形態を示す回路図である。
【図５】 従来技術の構成を示すブロック図である。
【図６】 一般的に使用されるインクリメント回路を示
す回路図である。
す回路図である。
【図７】 一般的に使用される加算回路（１ビット）を
示す回路図である。
示す回路図である。
１、３１ Ｄ／Ａ変換器
２ サンプルホールド回路を備えたコンパレータ回路
３、４、５、６、７、８、９、２２、２３、２４、２５
スイッチ回路 １０、１１、２６、２７ コンデンサ １２、１３、１４、１５ インバータ回路 １６、１７ ＮＡＮＤ回路 ２８ コンパレータ回路 ３２ Ａ／Ｄ変換器 ３３、３６ ラッチ ３４ ＸＯＲ回路 ３５ インクリメント回路 ３７ 加算器
スイッチ回路 １０、１１、２６、２７ コンデンサ １２、１３、１４、１５ インバータ回路 １６、１７ ＮＡＮＤ回路 ２８ コンパレータ回路 ３２ Ａ／Ｄ変換器 ３３、３６ ラッチ ３４ ＸＯＲ回路 ３５ インクリメント回路 ３７ 加算器
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平７−106966（ＪＰ，Ａ)
特開 平１−123530（ＪＰ，Ａ)
特開 昭59−128818（ＪＰ，Ａ)
特開 昭60−80313（ＪＰ，Ａ)
Claims (2)
- 【請求項１】−入力側および＋入力側の各々に、コンデ
ンサを含むサンプルホールド回路と前記コンデンサに入
力を接続したインバータとを備え、 デジタル信号が入力された被試験Ｄ／Ａ変換器の第１の
アナログ変換出力電圧と前記第１のアナログ変換出力電
圧より大きい第２のアナログ変換出力電圧との各々を前
記−入力側と＋入力側の各コンデンサの第１電極に充電
するとともに、等しいスレッシュホールド電圧を有した
前記各インバータの出力電圧を前記各コンデンサの第２
電極に充電し、 前記第１または第２のアナログ変換出力電圧で充電され
た 前記各コンデンサの第１電極同士を短絡し、前記各コ
ンデンサの第２電極はそれぞれ他方のコンデンサに接続
されたインバータの出力に接続され、前記各コンデンサ
の第２電極の電圧を、各々、前記各インバータのスレッ
シホールド電圧より大と小とすることで、前記各インバ
ータより互いに相補の論理レベルを得ることで前記被試
験Ｄ／Ａ変換器の単調性を判断することを特徴とするＤ
／Ａ変換器のテスト回路。 - 【請求項２】デジタル信号が入力された被試験Ｄ／Ａ変
換器のアナログ出力が、サンプルホールド回路を備えた
コンパレータ回路の＋入力側および−入力側に入力さ
れ、前記サンプルホールド回路を備えたコンパレータ回
路により、前記＋入力側に入力された値と、前記−入力
側に入力された値とを比較し、比較結果を出力するＤ／
Ａ変換器のテスト回路において、 前記サンプルホールド回路を備えたコンパレータ回路
は、前記−入力側が第１のスイッチ回路の第１端子に接
続され、前記＋入力側が第２のスイッチ回路の第１端子
に接続され、前記第１のスイッチ回路の第２端子は、第
１のコンデンサの第１電極および第３のスイッチ回路の
第１端子に接続され、前記第２のスイッチ回路の第２端
子は、第２のコンデンサの第１電極および前記第３のス
イッチ回路の第２端子に接続され、前記第１のコンデン
サの第２電極は、第４のスイッチ回路の第１端子、第６
のスイッチ回路の第１端子および第１のインバータ回路
の入力端子に接続され、前記第２のコンデンサの第２電
極は、第５のスイッチ回路の第１端子、第７のスイッチ
回路の第１端子および第２のインバータ回路の入力端子
に接続され、前記第１のインバータ回路の出力端子は、
前記第４のスイッチ回路の第２端子、前記第７のスイッ
チ回路の第２端子および第３のインバータ回路の入力端
子に接続され、前記第２のインバータ回路の出力端子
は、前記第５のスイッチ回路の第２端子、前記第６スイ
ッチ回路の第２端子および第４のインバータ回路の入力
端子に接続され、前記第３のインバータ回路の出力端子
は、第１のＮＡＮＤ回路の第１入力端子に接続され、前
記第４のインバータ回路の出力端子は、第２のＮＡＮＤ
回路の第１入力端子に接続され、前記第２のＮＡＮＤ回
路の出力端子は、前記第１のＮＡＮＤ回路の第２入力側
に接続され、前記第１のＮＡＮＤ回路の出力端子は、前
記第２のＮＡＮＤ回路の第２入力端子に接続された構成
を有し、 前記第１及び第４のスイッチ回路をオンさせ、前記第１
のコンデンサの第１及び第２電極に各々第１のアナログ
出力電圧及び前記第１インバータ回路の出力電圧を供給
する第１のステップと、 前記第２及び第５のスイッチ回路をオンさせ、前記第２
のコンデンサの第１及び第２電極に各々第２のアナログ
出力電圧及び前記第２インバータ回路の出力電圧を供給
する第２のステップと、 前記第３、第６及び第７のスイッチ回路をオンさせ、前
記第１及び第２のコンデンサの第２電極の電圧を、各
々、前記第１及び第２のインバータのスレッシホールド
電圧より大と小とすることで、前記第１及び第２インバ
ータより互いに相補の論理レベルを得る第３のステップ
を有し、 前記相補の論理レベルにより 前記第１のＮＡＮＤ回路の
出力端子から前記比較結果としてＬｏｗを出力すること
で前記被試験Ｄ／Ａ変換器の単調性を判断することを特
徴とする請求項１記載のＤ／Ａ変換器のテスト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16766597A JP3382818B2 (ja) | 1997-06-24 | 1997-06-24 | Ｄ／ａ変換器のテスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16766597A JP3382818B2 (ja) | 1997-06-24 | 1997-06-24 | Ｄ／ａ変換器のテスト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1117541A JPH1117541A (ja) | 1999-01-22 |
| JP3382818B2 true JP3382818B2 (ja) | 2003-03-04 |
Family
ID=15853961
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16766597A Expired - Fee Related JP3382818B2 (ja) | 1997-06-24 | 1997-06-24 | Ｄ／ａ変換器のテスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3382818B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8081096B2 (en) | 2009-12-08 | 2011-12-20 | Advantest Corporation | Signal generating apparatus and test apparatus |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6320528B1 (en) | 1999-10-15 | 2001-11-20 | Koninklijke Philips Electronics Nv | Built-in self test for integrated digital-to-analog converters |
-
1997
- 1997-06-24 JP JP16766597A patent/JP3382818B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8081096B2 (en) | 2009-12-08 | 2011-12-20 | Advantest Corporation | Signal generating apparatus and test apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1117541A (ja) | 1999-01-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6232908B1 (en) | A/D converter having a dynamic encoder | |
| US11070225B2 (en) | Successive approximation register (SAR) analog to digital converter (ADC) with overlapping reference voltage ranges | |
| US20160112058A1 (en) | Ad converter | |
| US5877719A (en) | Method of controlling analog-to-digital converter | |
| US10727857B2 (en) | Successive approximation register (SAR) analog to digital converter (ADC) with switchable reference voltage | |
| EP0354552B1 (en) | Analog to digital converter | |
| JPH0681048B2 (ja) | Ａ／ｄ変換器 | |
| JPH11308082A (ja) | チョッパ型コンパレータ | |
| JP3382818B2 (ja) | Ｄ／ａ変換器のテスト回路 | |
| US5966088A (en) | Analog/digital converter and voltage comparator capable of fast producing of output offset voltage | |
| US6707412B2 (en) | A/D converter circuit | |
| JPH114166A (ja) | 逐次比較型ａ／ｄ変換器 | |
| US7227486B2 (en) | Switched capacitor circuit type digital/analog converter capable of suppressing change of setting error | |
| US6222475B1 (en) | Three-step converter | |
| JP3081387B2 (ja) | 逐次比較型ａｄコンバータ | |
| JP3792363B2 (ja) | Ａ／ｄ変換器 | |
| JP2677171B2 (ja) | テスト機能付並列型ａ／ｄ変換装置 | |
| JP3760503B2 (ja) | クランプ回路 | |
| US6335697B1 (en) | Simplified method of binary/thermometric encoding with an improved resolution | |
| JPH09266446A (ja) | アナログ・デジタル変換器及びそれを内蔵したシングルチップ・マイクロコンピュータ | |
| Vohra et al. | Ultra low-energy active charge restoration DAC for SAR Analog-to-Digital Converter | |
| JP2775805B2 (ja) | Ｃｍｏｓで構成したａ／ｄ変換回路 | |
| JP2997221B2 (ja) | Ａ／ｄ変換回路 | |
| JP2004064475A (ja) | サブレンジング型アナログ／ディジタル変換器及びアナログ／ディジタル変換方法 | |
| CN117614422A (zh) | 比较时钟产生电路及用于规避比较器亚稳态的方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20001107 |
|
| LAPS | Cancellation because of no payment of annual fees |