CN1113054A - 数字-模拟转换电路 - Google Patents

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Abstract

本发明揭示一种能缩短稳定时间、装入逐次比较 型模拟-数字转换器时能实现模拟-数字转换高速化 的数字-模拟转换电路。它包括产生多个基准电压 的多个串联电阻(R1)，由将R1两端的电位差分压 的多个电阻(R2)构成的多个串联电路，信号线(L1～ L32)、高端译码器(31)和低端译码器(32)。

Description

本发明是关于产生与数字信号相应的模拟信号的数字-模拟D/A转换电路，特别是在逐次比较型模拟-数字（A/D）转换器上使用的D/A转换电路的发明。
作为将模拟信号转换为数字信号的模拟-数字（A/D）转换器，已知有许多种方式，图5表示这当中的逐次比较型A/D转换器的方框结构。逐次比较型A/D转换器，用电阻分压型D/A转换电路（电阻分压型DAC）11产生参考电压，用比较器（COMP）12与模拟信号作比较。比较器12的比较结果供给逻辑电路13，在这里产生用来控制所述D/A转换电路11的控制信号。收到这一控制信号的D/A转换电路11产生与以前不同值的参考电压、再提供给比较器12。这样，根据比较器12前次比较的结果，在D/A转换电路11产生新的参考电压，而且每次在比较器12与模拟信号进行比较，如果在比较精度的范围内模拟信号与参考电压的值一致，就从逻辑电路13输出与模拟信号相对应的数字信号。
图6表示上述逐次比较型A/D转换器中使用的D/A转换结构。这个例子是上述逻辑电路13发生的控制信号为10比特的数字信号的情况，分别将其中高端5比特的数字信号提供给高端译码器21，低端5比特的数字信号提供给低端译码器。而且在恒定电压VREF的节点与模拟接地AGND的节点之间，为了得到多个基准电压，串联连接着多个电阻R1。在该D/A转换电路中设有210个电阻R2，这些电阻，每25个（32个）一组，分在25个电阻组中。在各电阻组中设置的25个电阻R2被串联连接在所述各电阻R1的两端之间，以达到将所述各电阻R1两端发生的电位差分压的目的。而且，在各电阻组内分别设置多个开关SU。在各电阻组内，上述多个开关SU由高端译码器21的译码输出进行导通控制，以选择分别由25个电阻R2形成的32个电压值。这时，将这些开关SU控制成以电阻组为单位同时导通并通过某一电阻组内的各开关SU，将32个电压传到25条信号线L1～L32上。在该25条信号线L1～L32与参考电压输出端之间连接25个开关SL1～SL32，这些开关SL1～SL32用低端译码器22的译码输出进行有选择的导通控制，以此从32个电压中选出一个作为参考电压VDAC输出。
在采用图6所示D/A转换电路的图5所示A/D转换器中，一旦A/D转换开始，逻辑电路13输出的数字信号电平从高端数位（高端比特）起依序变化下去，高端数位的数字信号电平决定后，低端数位的电平发生变化。亦即，紧接着A/D转换开始后，D/A转换电路发生的参考电压VDAC值就发生很大变化。如上所述，高端5比特数字信号的电平在T1～T5各转换期间依序变化，从而，参考电压VDAC的值如图7所示，以1/2VREF为初始值按1/4VREF、1/8VREF、1/16VREF、1/32VREF这样变化下去。这样，在进行高端比较时，参考电压VDAC的值的变化变大，要在规定时间内按精度范围达到规定电压值，在快速动作时变得严峻了。在逐次比较型的情况下，D/A变换电路对所有数位都要求相同精度的参考电压，所以在数值变化大的高端变得特别苛刻。
但是，在图6所示的已有的D/A转换电路中，在进行只有高端5比特数字信号的电平变化的高端比较时，由于高端译码器21的译码信号的作用，1个电阻组内的25个开关SU同时导通。因此，在进行高端比较时，25条信号线L1～L32经25个开关SU并联连接于基准电压节点上，由基准电压充放电。上述信号线L1～L32和上述各开关SU上存在着寄生电容，需要由基准电压对该寄生电容充放电。因此，上述电阻R1构成的电阻串加上了负载，在各信号线L1～L32的电位设定上花费了时间。如图8所示，从电压变化最大的转换时间T1到T2的转变中，如果考虑电压从1/2VREF变到例如1/4VREF的情况，则在转换时间T2中，发生达不到基准值的事态。
这样，在逐次比较型A/D转换器内的D/A转换电路中，从高端到低端都要求一定的精度，因而，特别是在电压变化幅度大的高端数位的比较中，D/A转换电路的稳定时间变长，有不能高速动作的缺点。
本发明是考虑到这样的情况而作出的，其目的在于可以谋求缩短稳定时间，而且用于逐次比较型A/D转换器时，可以提供能实现A/D快速转换的D/A转换电路。
第1发明的D/A转换电路的特征在于具备：产生多个基准电压的基准电压发生手段;分别将所述多个基准电压中数值相近的两个的基准电压间的电位差分压，以产生多个参考电压的多个参考电压发生手段;多条信号线;根据高端数位的数字信号，在第1段时间，选择所述多个基准电压中的一个供给所述多条信号线中特定的一条，在第1段时间终结后的第2段时间，将所述多个参考电压发生手段中的一个发生的多个参考电压同时加以选择提供给除所述特定的信号线以外的所述多条信号线的第1选择供给手段;模拟信号输出端;在上述第1段时间将上述特定的信号线的电压提供给上述模拟信号输出端，在上述第2段时间将除上述特定的信号线外的上述多条信号线的电压，根据低端数位的数字信号加以选择，提供给所述模拟信号输出端的第2选择供给手段。
第2发明的D/A转换电路的特征在于具备：产生多个基准电压的基准电压发生手段;分别将上述多个基准电压中数值相近的两个基准电压的电位差分压，以产生多个参考电压的参考电压发生手段;多条信号线;模拟信号输出端;根据高端数位的数字信号，控制对上述多条信号线进行选择，并连接到上述模拟信号输出端的连接控制手段;用上述连接控制手段，根据低端数位的数字信号，对在上述多条信号线中的一条被连接于上述模拟信号输出端的时间里，上述多个参考电压发生手段中的一个所产生的多个参考电压加以选择，提供给上述多条信号线中的一条的选择供给手段。
按照第1发明，在根据高端数位的数字信号，选择多个基准电压中的一个的第1段时间里，只向特定信号线提供基准电压，该信号线的基准电压被提供给模拟信号输出端。
按照第2发明，根据高端数位的数字信号，选择多条信号线中的一条接于模拟信号输出端，在信号线中的一条接于模拟信号输出端的时间里，根据低端数位的数字信号对多个参考电压加以选择，并提供给该信号线。
图1是本发明第1实施例的电阻分压型D/A转换电路的电路图。
图2是图1的实施例电路的一部分的电路图。
图3是图2的电路的时间图。
图4是本发明的第2实施例的电阻分压型D/A转换电路的电路图。
图5是逐次比较型A/D转换器的方框图。
图6是已有的电阻分压型D/A转换电路的电路图。
图7表示图6的D/A转换电路的参考电压值的变化。
图8表示图6的D/A转换电路的参考电压值的变化状态的一个例子。
下面参照附图用实施例对本发明加以说明。图1表示前述图5所示那样的逐次比较型A/D转换器中使用的电阻分压型D/A转换电路的结构。而且，这种D/A转换电路与前述图6所示的已有电路一样，也是前述模拟电路13产生的控制信号为10比特的数字信号的情况。分别将这个10比特的数字信号中的高端5比特数字信号提供给高端译码器，低端5比特数字信号则提供给低端译码器32。上述高端译码器31及低端译码器32分别由多个部分译码器构成。而且，在恒定电压VREF的节点与模拟接地的节点之间，为了得到多个基准电压，串联连接着许多电阻R1。而且，在本实施例电路的情况下也设置210个电阻R2，这些电阻按每25个（32个）一组分到25个电阻组内。各电阻组内设置的25个电阻R2，为了将上述各电阻R1两端产生的电位差分压，串联连接于各电阻R1的两端之间。而且，与已往一样设置25条信号线L1～L32。
在上述各电阻组内分别设置25-1个开关SU，同时，每一电阻组各设一个开关SHi（i＝1～32）。上述各开关SHi并联连接于各电阻组内各电阻R1的两端中低电位的一端（即能得到由25个电阻R2形成的32个值的电压中最低的电压的节点）与上述25根信号线L1～L32中的特定信号线L1之间。再者，在各电阻组内，上述25-1个开关SU接于具有除去上述最低电压后剩下的31个电压值的各电压节点与除去上述特定信号线L1后剩下的各条信号线L2～L32之间。上述25-1个开关SU及32个开关SHi由高端译码器31的译码输出进行导通控制。上述25-1个开关SU及32个开关SHi由高端译码器31的译码输出进行导通控制。上述25条信号线L1～L32的各条与参考电压（VDAC）的输出端之间连接着25个开关SD1～SD32，这些开关SD1～SD32由上述低端译码器32的译码输出进行导通控制。而且，上述各开关使用半导体开关，例如CMOS开关，但此外还可以使用N沟道或P沟道MOS晶体管的分立半导体开关。
下面对用上述的图1所示的D/A转换电路构成前述图5那样的A/D转换器的情况下的动作加以说明。A/D转换一开始，从前述模拟电路13输出的数字信号从高端数位开始，电平依序变化下去。也就是说，A/D转换开始后马上就由图1的D/A转换电路中高端译码器31的译码输出对开关SH1～SH32进行有选择的导通控制，其他25-1个开关SU仍旧保持非导通状态。这时，低端译码器32的译码输出对开关SD1进行有选择的导通控制。结果，由电阻R1得到的多个基准电压由开关SH1～SH32选择提供给信号线L1，再通过开关SD1作为参考电压VDAC输出。这里，在进行只有高端5比特数字信号的电平发生变化的高端比较时，由高端译码器31的译码信号促使32个开关SH1～SH32中的某一个导通，基准电压接于特定的一条信号线L1上。因此，与以往相比，由基准电压进行充放电的寄生电容的容量变小，可以缩短信号线L1的电位设定所需要的时间。也就是说，与以往相比，在进行高速动作时参考电压变化大的高端比较时，在规定的比较时间内按精度范围容易达到规定电压值。
高端5比特数字信号的电平完全决定后，由高端译码器31的输出控制开关SH1～SH32全部处于非导通状态，而且控制与电平决定了的高端5比特数字信号对应的某一电阻组内的25-1个开关SU全部处于导通状态。在这种状态下，根据接受前述模拟电路13所输出低端5比特数字信号的低端译码器32的输出，使25个开关SD1～SD32中除开关SD1外的开关SD2～SD32有选择地处于导通状态，并通过某一开关SDj（j＝2～32），将电阻R2分压的31个电压中的一个作为参考电压VDAC依序有选择地输出。
所述比较器12使用具有带正、负输入端的运算放大器和两个电容的开关电容式比较器，该二电容的各一端连接此运算放大器的正输入端，另两端分别馈入模拟信号和参考电压。在这种情况下，在A/D转换开始之前供给参考电压的一电容器的另一端预先充电到模拟信号电平，以此可以进一步缩短高端比较时的稳定时间。
如前所述，图1中的高端译码器31用与所述电阻组对应数目的部分译码器构成，图2表示其中的一个部分译码器33i及与其对应的电阻组。这些部分译码器33i输入所述模拟电路13产生的高端5比特数字信号及两种控制信号DAU、DAL。于是所述高端部分译码器33i如图3的时间图所示，在控制信号DAU为“1”电平，控制信号DAL为“0”电平时，根据数字信号产生对开关SHi进行有选择的导通控制的译码输出，在控制信号DAU为“0”电平，控制信号DAL为“1”电平时，根据数字信号产生控制使一个电阻组内的开关同时导通的译码输出。
按照所述实施例，在进行高速动作时参考电压VDAC的值变化大的高端比较时，在规定的比较时间内按精度范围使其达到规定电压值变得容易了，可以谋求缩短稳定时间，可以使应用该实施例的D/A转换电路的A/D转换器实现高速化。
图4表示与所述图5所示的那种逐次比较型A/D转换器用的图1所示实施例不同的电阻分压型D/A转换电路的结构。而且，在该D/A转换电路的情况下也是，提供10比特的数字信号作为控制信号，分别将其中高端5比特的数字信号供给高端译码器41，低端5比特数字信号供给低端译码器42。在这一实施例的情况下也是，在恒定电压VREF的节点与模拟接地AGND的节点之间，为了得到多个基准电压，串联连接多个电阻R1。再者，与上文所述实施例一样设置210个电阻R2，这些电阻按每25个（32个）一组分到25个电阻组内。然后，设置于各电阻组内的25个电阻R2，为了将所述各电阻R1的两端间产生的电位差分压，串联连接于各电阻R1的两端之间。而且，设置25条信号线L1～L32。在上述各电阻组内分别设置25个开关Sk（k＝1～32）。各25个开关Sk由所述低端译码器42的译码输出进行导通控制。在上述25条信号线L1～L32与参考电压输出端之间连接着25个开关U1～U32，这25个开关U1～U32由高端译码器41的译码输出进行导通控制。而且，所述各开关可使用半导体开关，例如CMOS开关，但也可以使用N沟道或P沟道MOS晶体管的分立半导体开关等。
下面对使用图4所示的D/A转换电路构成所述图5那样的A/D转换器的情况下的动作加以说明。A/D转换一开始，前述逻辑电路13输出的数字信号从高端数位开始，电平依序变化下去。这时，低端5比特数字信号例如全部设定为“0”电平。亦即，A/D转换开始后立即由图4的D/A变换电路中译码器41的译码输出有选择地对开关U1～U32进行导通控制。这时，由于受低端译码器42的译码输出所控制，各电阻组中对应于低端5比特数字信号为全部“0”电平的相同位置的一组开关S1～S32有选择地处于导通状态。这种情况下，进行高端比较时，各电阻组中某一开关S1～S32处于导通状态，各信号线L1‘～L32预先充电到规定电压。在这里，与上述各信号线L1～L32相比，参考电压输出端存在的寄生电容的容量足够小，因而，在开关U1～U32切换时，参考电压在短时间里达到规定值。也就是说在这一实施例的情况下也是，在进行高速动作时参考电压VDAC值变化大的高端比较时，容易在规定的比较时间内按精度范围使其达到规定的电压值。
高端5比特数字信号的电平完全决定后，根据接受逻辑电路13所输出低端5比特数字信号的低端译码器42的译码输出，使各电阻组内的25个开关S1～S32中的某一个有选择地处于导通状态，并将各电阻R2分压得到的各电压中的一个电压作为参考电压VDAC依序输出。
按照上述实施例，在进行高速动作时参考电压VDAC值变化大的高端比较时，在规定的比较时间内按精度范围内使其达到规定电压值变得容易、可以谋求缩短稳定时间，使应用本实施例的D/A转换电路的A/D转换器实现高速化。
而且，当然，本发明不限于上述实施例，可以是各种变形。例如，在所述各实施例中，对作为输入控制信号的数字信号为10比特的情况作了说明，但并不限于10比特，10比特以上或10比特以下也行，可以按照数字信号的比特数，设定所述电阻R1、R2和各开关的数目。而且，在上述实施例中，对各开关SHi并联连接于各电阻R1的两端中低电位的一端（即可以得到25个电阻R2形成的32个电压值中最低的电压的节点）与信号线L1之间的情况加以说明，但这也可以改变成并联连接于各电阻R1的两端中高电位的一端与信号线L1之间。而且，在上述各实施例中，说明了将译码器分成高、低端译码两种，在高端与低端两级进行模拟变换的情况，但是当然将译码器分成三种以上、进行三级以上的模拟变换的情况下也能实施。还有，同时记在本专利申请范围的各重要组件上的附图参考符号是为了使本申请的发明易于理解，并非为了将本发明的技术范围限制于附图所示的实施例。
如上所示，根据本发明，可以提供一种能缩短稳定时间，从而在装入逐次比较型A/D转换器时可以实现高速度的A/D转换的D/A转换电路。

Claims (4)

1、一种数字-模拟转换电路，其特征在于：具有产生多个基准电压的基准电压发生手段(R1)；分别将所述多个基准电压中电压值相近的两个基准电压间的电位差加以分压，以产生多个参考电压的多个参考电压发生手段(R2)；多条信号线(L1～L32)；根据高端数位的数字信号，在第一段时间选择所述多个基准电压中的一个提供给所述多条信号线中特定的一条，在第一段时间终止后的第2段时间同时选择所述多个参考电压发生手段中的一个所产生的多个参考电压，提供给除所述特定信号线(L1)外的所述多条信号线的第1选择供给手段(31，SH1～SH32，SU)；模拟信号输出端(VDAC)；在所述第1段时间将所述特定信号线的电压提供给所述模拟信号输出端，在所述第二段时间，根据低端数位的数字信号选择除所述特定信号线外的所述多条信号线的电压，提供给所述模拟信号输出端的第2选择供给手段(SD2～SD32)。
2、根据权利要求1所述的数字-模拟转换电路，其特征在于前述第1选择供给手段（31，SH1～SH32，SU）的组成部分包括供给高端数位数字信号的高端译码器（31），插入在可得到所述多个基准电压的各节点与所述特定的信号线之间且受到所述高端译码器的译码信号有选择的导通控制的多个第1开关手段（SH1～SH32），以及分别插入在所述多个参考电压发生手段（R2）产生的多个参考电压的各节点与所述多条信号线（L1～L32）中除所述特定信号线（L1）外的多条信号线（L2～L32）之间并由所述高端译码器的译码信号进行同时导通控制的多个第2开关手段（SU）;所述第2选择供给手段的组成部分包括供给低端数位数字信号的低端译码器（32），接于所述特定信号线与所述模拟信号输出端之间且由所述低端译码器的译码信号进行导通控制的第1开关手段（SD1），连接于除所述特定信号线外的所述多条信号线与所述模拟信号输出端之间并根据所述低端译码器的译码信号有选择地进行导通控制的多个第2开关手段（SD2～SD32）。
3、一种数字-模拟转换电路，其特征在于具备：产生多个基准电压的基准电压发生手段（R1）;分别将所述多个基准电压中电压值相近的2个基准电压之间的电位差分压，以产生多个参考电压的多个参考电压发生手段（R2）;多条信号线（L1～L32）;模拟信号输出端（VDAC）;根据高端数位数字信号选择所述多条信号线，并有控制地连接到所述模拟信号输出端的连接控制手段（41、U1～U32）;在用所述连接控制手段将所述多条信号线中的一条连接到所述模拟信号输出端的时间里，根据低端数位数字信号对所述多个参考电压发生手段中的一个产生的多个参考电压加以选择并提供给所述多条信号线中的一条的选择供给手段（42、S1～S32）。
4、根据权利要求3所述的数字-模拟转换电路，其特征在于，所述连接控制手段（41，U31～U32）的组成部分包括供给高端数位数字信号的高端译码器（41）和连接于所述多条信号线与所述模拟信号输出端之间，由所述高端译码器的译码信号有选择地进行导通控制的第1开关手段（U1～U32）;所述选择供给手段（42，S1～S32）的组成部分包括供给低端数位数字信号的低端译码器（42）和并联连接于所述多个参考电压发生手段产生的多个参考电压的各节点与所述多条信号线中的一条之间、由所述低端译码器的译码信号进行有选择的导通控制的多个第2开关手段（S1～S32）。
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