KR100340053B1 - 아날로그-디지털변환시변환시간을최적화하기위한디지털-아날로그변환장치 - Google Patents

Abstract

본 발명은 ADC의 성능을 개선하기 위해 최적의 변환 시간을 가지는, 아날로그-디지털 변환 시 변환 시간을 최적화하기 위한 디지털-아날로그 변환 장치를 제공하기 위한 것으로, 이를 위한 본 발명은 SA(Successive Approximation)의 아날로그-디지털 변환 장치에 구비되어 아날로그-디지털 변환 시 변환 시간을 최적화하기 위한 N비트 디지털-아날로그 변환 장치에 있어서, PMOS 트랜지스터와 NMOS 트랜지스터를 병렬 연결한 아날로그 멀티플렉서를 구비하며, N비트로 이루어진 입력 신호 및 상기 아날로그-디지털 장치의 변환 사이클에 따라 인에이블되는 N비트의 제어 신호에 각각 응답하여 2^N개의 기준 전압 레벨 중 하나를 선택적으로 출력하는 다수의 아날로그 스위칭 수단을 구비하여, 상기 입력 신호에 따라 상기 기준 전압 레벨을 출력할 경로를 미리 결정하여 출력단의 커패시턴스 줄이는 것을 특징으로 하는 디지털-아날로그 변환 장치.

Description

아날로그-디지털 변환 시 변환 시간을 최적화하기 위한 디지털-아날로그 변환 장치{Analog-Digital Converter with optimized transforming time}

본 발명은 아날로그-디지털 변환 장치에 관한 것으로, 특히 아날로그-디지털 변환 장치의 아날로그-디지털 변환 시간을 최적화하기 위한 디지털-아날로그 변환 장치에 관한 것이다.

먼저 아날로그-디지털 변환 원리를 간단히 살펴보면, 아날로그-디지털 변환 장치(이하, ADC라 함)는 아날로그 형태의 입력 신호를 내부의 세분화된 기준 전압과 비교하여 이를 디지털 값으로 변환시키는 것으로, 결국 아날로그 형태의 입력 신호를 디지털 형태의 출력 신호로 바꾸는 것을 의미한다. 그리고, 아날로그-디지털 변환 시 필수적으로 필요한 디지털-아날로그 변환 장치(이하, DAC라 함)는 디지털 형태의 입력 신호를 아날로그 형태의 출력 신호로 바꾸는 것이다.

ADC의 종류에는 플래시 타입의 ADC, 트래킹(tracking) 기법을 이용한 ADC, SA(Successive Approximation) 기법의 ADC 등이 있으며, 이 중 SA 기법의 ADC가 마이크로컨트롤러(microcontroller) 등에 가장 많이 적용되고 있다.

도 1은 일반적인 SA 기법의 ADC에 대한 블록도이다.

도면에 도시된 바와 같이, SA 기법의 ADC는 비교기(COM, 20), DAC(D/A, 21) 및 특수 레지스터(SAR, 24)와 이를 제어하는 컨트롤러(23)를 포함하는 변환 제어부(22)로 이루어진다.

도 2는 상기 도 1의 SA 기법의 ADC에 대한 변환 순서도로서, 먼저 1단계(30)에서 SAR 레지스터(24)의 비트를 카운팅하기 위한 변수 I를 "1"로 세팅하고, SAR[1:N]을 "0"으로 초기화한 후, 2단계(32)에서 SAR 레지스터(24)의 I비트에 "1"을 할당하고(SAR = 1000…000), 3단계(34)에서 SAR 레지스터(24)의 값을 DAC(21)에서 디지털-아날로그 변환한 후 비교기(20)에서 아날로그 입력 신호와 비교하여 아날로그 입력 신호가 SAR 레지스터(24) 값보다 작으면 4단계(36)에서 SAR 레지스터(24)의 I비트를 "0"으로 클리어한다(SAR = 0000…000). 만약 3단계(34)에서 아날로그 신호가 SAR 레지스터 값보다 크거나 같은 경우에는 SAR 레지스터의 값을 그대로 유지한 채 바로 5단계(38)로 넘어 간다. 5단계(38)에서 변수 I가 SAR 레지스터(24)의 크기를 나타내는 N과 비교하여 변수 I가 크거나 같으면 끝마치고, 작으면 다시 2단계(32)로 피드백한다. 여기서, 비교기(COM,20)는 아날로그 입력 신호가 SAR 레지스터(24) 값보다 크거나 같을 경우에 "1"을, 작을 경우에 "0"의 값을 출력한다. 이러한 과정을 N번째 비트까지 N사이클 반복 수행한 후의 SAR 레지스터(24)에 최종 저장된 값이 아날로그 입력 신호와 등가인 변환된 디지털 신호가 된다.

6비트 SA 기법의 ADC 변환 동작을 일예로 들어 다음에 설명한다.

아날로그 입력 신호가 "110011"인 경우에 있어서의 변환 사이클에 따른 SAR 레지스터의 값 변화와 아날로그 입력 신호에 대응하는 변환된 디지털 신호를 구하는 과정을 상세히 살펴본다. 제1 사이클부터 제6 사이클까지의 비교기(COM, 20)의 출력 신호는 "1" → "1" → "0" → "0" → "1" → "1"로 변하고, SAR 레지스터(24)의 값은 "100000" → "110000" → "110000" → "110000" → "110010" → "110011"로 변한다. 이러한 변환 과정을 도 2를 참조하여 구체적으로 살펴보면, 알고리듬의 1단계(30)에서 I를 "1"로 세팅하고, SAR 레지스터(24)를 초기화한 후 2단계(32)에서 SAR 레지스터(24)에 "100000"값이 할당되고, 3단계(34)에서 아날로그 입력 신호 "110011"이 SAR 레지스터 값보다 크기 때문에 SAR 레지스터는 그 값 "100000"을 유지하고, 5단계(38) 내지 6단계에서 비교하는 데 I값은 "1"이고, N값은 "6"이므로, I에 "1"을 가산한 후 다시 2단계(32)로 피드백된다. 다시 2단계(32)에서 SAR 레지스터(24)의 I번째 비트에 "1"이 할당되어 "110000"(I의 값이 "2"이므로)이 할당되고, 3단계(34)에서 아날로그 입력 신호 "110011"이 SAR 레지스터 값보다 여전히 크기 때문에 SAR 레지스터는 그 값 "110000"을 유지하고, 5단계(38) 내지 6단계에서 비교하는 데 I값은 "2"이고, N값은 "6"이므로, I에 "1"을 가산한 후 다시 2단계(32)로 피드백된다. 다시 2단계(32)에서 SAR 레지스터(24)의 I번째 비트에 "1"이 할당되어 "111000"(I의 값이 "3"이므로)이 되고, 3단계(34)에서 아날로그 입력 신호 "110011"이 SAR 레지스터 값보다 작기 때문에 SAR 레지스터[3]이 클리어 되어 SAR 레지스터의 값은 "110000"이 되고, 5단계(38) 내지 6단계에서 비교하는 데 I값은 "3"이고, N값은 "6"이므로, I에 "1"을 가산한 후 다시 2단계(32)로 피드백된다. 다시 2단계(32)에서 SAR 레지스터(24)의 I번째 비트에 "1"이 할당되어 "110100"(I의 값이 "4"이므로)이 되고, 3단계(34)에서 아날로그 입력 신호 "110011"이 SAR 레지스터 값보다 작기 때문에 SAR 레지스터[4]가 클리어 되어 SAR 레지스터의 값은 "110000"이 되고, 5단계(38) 내지 6단계에서 비교하는 데 I값은 "4"이고, N값은 "6"이므로, I에 "1"을 가산한 후 다시 2단계(32)로 피드백된다. 다시 2단계(32)에서 SAR 레지스터(24)의 I번째 비트에 "1"이 할당되어 "110010"(I의 값이 "5"이므로)이 되고, 3단계(34)에서 아날로그 입력 신호 "110011"이 SAR 레지스터 값보다 크기 때문에 SAR 레지스터는 그 값 "110010"을 유지하고, 5단계(38) 내지 6단계에서 비교하는 데 I값은 "5"이고, N값은 "6"이므로, I에 "1"을 가산한 후 다시 2단계(32)로 피드백된다. 다시 2단계(32)에서 SAR 레지스터(24)의 I번째 비트에 "1"이 할당되어 "110011"(I의 값이 "6"이므로)이 되고, 3단계(34)에서 아날로그 입력 신호 "110011"이 SAR 레지스터 값과 같기 때문에 SAR 레지스터는 그 값 "110011"을 유지하고, 5단계(38) 내지 6단계에서 비교하는 데 I값은 "6"이고, N값은 "6"이므로, 변환이 종료된다.

상기 일실시예를 통해 본 종래의 SA 방식의 ADC는 1개의 비교기를 이용하여 변환을 수행함에 따라 N비트 아날로그-디지털 변환 시 N 사이클의 변환 시간이 요구되고, 비교기의 비교 시간(T_com) 및 DAC 변환 시간(T_DAC)에 의해 ADC의 성능이 결정된다는 것을 알 수 있다.

본 발명은 상기 문제점을 해결하기 위하여 제안된 것으로써, ADC의 성능을 개선하기 위해 최적의 변환 시간을 가지며, 아날로그-디지털 변환 시 변환 시간을 최적화하기 위한 디지털-아날로그 변환 장치를 제공하는데 그 목적이 있다.

도 1은 일반적인 SA 기법의 ADC에 대한 블록도.

도 2는 상기 도 1의 SA 기법의 ADC에 대한 변환 순서도.

도 3은 SA 기법의 ADC에서 일반적으로 사용되는 4비트 DAC를 도시한 도면.

도 4는 본 발명에 따른 4비트 DAC를 도시한 도면.

도 5는 본 발명에 따른 DAC를 N비트로 확장하여 도시한 도면.

상기 목적을 달성하기 위한 본 발명은, SA(Successive Approximation)의 아날로그-디지털 변환 장치에 구비되어 아날로그-디지털 변환 시 변환 시간을 최적화하기 위한 N비트 디지털-아날로그 변환 장치에 있어서, PMOS 트랜지스터와 NMOS 트랜지스터를 병렬 연결한 아날로그 멀티플렉서를 구비하며, N비트로 이루어진 입력 신호 및 상기 아날로그-디지털 장치의 변환 사이클에 따라 인에이블되는 N비트의 제어 신호에 각각 응답하여 2^N개의 기준 전압 레벨 중 하나를 선택적으로 출력하는 다수의 아날로그 스위칭 수단을 구비하여, 상기 입력 신호에 따라 상기 기준 전압레벨을 출력할 경로를 미리 결정하여 출력단의 커패시턴스를 줄이는 것을 특징으로 한다.

또한, 본 발명은 SA의 아날로그-디지털 변환 장치에 구비되어 아날로그-디지털 변환 시 변환 시간을 최적화하기 위한 4비트 디지털-아날로그 변환 장치에 있어서, 4비트로 이루어진 입력 신호 및 상기 아날로그-디지털 장치의 변환 사이클에 따라 인에이블되는 4비트의 제어 신호에 각각 응답하여 2⁴개의 기준 전압 레벨 중 하나를 선택적으로 출력하되, 상기 입력 신호의 제1 비트 신호에 응답하여 상기 기준 전압 레벨 중 상위 (2⁴/2 - 1)개의 기준 전압 레벨 또는 하위 (2⁴/2 - 1)개의 기준 전압 레벨을 선택적으로 출력하는 제1 내지 제14 아날로그 스위칭 수단으로 이루어진 제1 선택 수단; 상기 입력 신호의 제2 비트 신호에 응답하여 상기 제1 선택 수단으로부터 출력되는 7개의 기준 전압 레벨 중 상위 3개의 기준 전압 레벨 또는 하위 3개의 기준 전압 레벨을 선택적으로 출력하는 제15 내지 제20 아날로그 스위칭 수단을 포함하는 제2 선택 수단; 상기 입력 신호의 제3 비트 신호에 응답하여 상기 제2 선택 수단으로부터 출력되는 3개의 기준 전압 레벨 중 상위 1개의 기준 전압 레벨 또는 하위 1개의 기준 전압 레벨을 선택적으로 출력하는 제21 및 제22 아날로그 스위칭 수단을 포함하는 제3 선택 수단; 상기 제어 신호의 제1 비트 신호에 응답하여 상기 2⁴개의 기준 전압 레벨 중 상기 제1 선택 수단의 제1 내지 제14 아날로그 스위칭 수단에 의해 스위칭되지 않는 상기 기준 전압 레벨을 출력단으로 구동하는 제23 아날로그 스위칭 수단; 상기 제어 신호의 제2 비트 신호에 응답하여상기 제1 선택 수단으로부터 출력되는 상기 7개의 기준 전압 레벨 중 상기 제2 선택 수단의 제15 내지 제20 아날로그 스위칭 수단에 의해 스위칭되지 않는 상기 기준 전압 레벨을 상기 출력단으로 구동하는 제24 아날로그 스위칭 수단; 상기 제어 신호의 제3 비트 신호에 응답하여 상기 제2 선택 수단으로부터 출력되는 상기 3개의 기준 전압 레벨 중 상기 제3 선택 수단의 제21 및 제22 아날로그 스위칭 수단에 의해 스위칭되지 않는 상기 기준 전압 레벨을 상기 출력단으로 구동하는 제25 아날로그 스위칭 수단; 및 상기 제어 신호의 제4 비트 신호에 응답하여 상기 제3 선택 수단으로부터 출력되는 기준 전압 레벨을 상기 출력단으로 구동하는 제26 아날로그 스위칭 수단을 포함하여 이루어진다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도 3은 SA 기법의 ADC에서 일반적으로 사용되는 4비트 DAC를 도시한 도면으로서, 도면에 도시된 바와 같이 4비트의 DAC는 SAR 레지스터로부터의 4 비트 SAR 입력 신호(SAR[1:4])에 응답하여 2⁴개의 기준 전압 레벨(V_0,0, V_0,1, …, V_0,.15) 중 하나의 해당 전압을 선택하여 출력하는 다수의 아날로그 스위치 구조로 이루어진다.

이때, 4비트 DAC의 출력단(OUT)은 병렬로 연결된 16개의 아날로그 스위치의공통 출력 노드에 연결되어, 하기의 수학식 1과 같이 표현되는 출력단(OUT)의 출력 커패시턴스(output capacitance, C_OUT)값을 가진다.

C_OUT = 2^N × C_SW

수학식 1에서 C_SW는 아날로그 스위치의 출력 커패시턴스를 의미한다.

따라서, 4비트 DAC의 출력 커패시턴스(C_OUT)는 "2⁴×C_sw"가 된다.

본 발명은 DAC 변환 시간을 결정하는 중요 요인인 상기 출력 커패시턴스(C_OUT)를 최소화하여 DAC의 변환 속도를 개선한다.

도 4는 본 발명에 따른 4비트 DAC를 도시한 도면으로서, SAR 레지스터로부터의 4비트 SAR 입력 신호(SAR[1:4]) 중 3비트의 SAR 입력 신호(SAR[1:3]) 및 DAC에서의 ADC 변환 사이클을 알려주는 신호인 ST[1:4]에 응답하여 V_0,8,V₁,₄, V_{2,2 ,}V_3,1중에서 하나의 해당 전압을 선택하여 출력하는 다수의 아날로그 스위치로 구성된다.

상기와 같이 구성된 본 발명의 출력단(OUT)에 대한 출력 커패시턴스(C_OUT)는 하기의 수학식 2와 같이 표현될 수 있다.

C_OUT = N × C_SW

즉, 4비트 DAC의 출력 커패시턴스(C_OUT)는 "4×C_sw"가 된다.

따라서, 출력 커패시턴스(C_OUT)가 N/2^N배로 줄어들고 이에 비례하여 DAC 변환 시간도 줄어들게 된다.

한편, 선택되는 전압 레벨(V_{n, p}) 중에서 "n > 0" 인 경우, 하기의 수학식 3에 의해서 레벨이 결정되어진다.

SAR[1] = 0 일 때, V_{1, x}= V_{0, x}

SAR[1] = 1 일 때, V_{1, x}= V_{0, 2} ^N-1 _{+ x}

SAR[2] = 0 일 때, V_{2, x}= V_{1, x}

SAR[2] = 1 일 때, V_{2, x}= V_{1, 2} ^N-2 _{+ x}

:

:

SAR[N-1] = 0 일 때, V_{N-1, x}= V_{N-2, x}

SAR[N-1] = 1 일 때, V_{N-1, x}= V_{N-2, 2+x}

즉, 먼저 결정된 SAR 레지스터의 값을 이용해 최종 경로를 미리 결정함으로써, 출력 커패시턴스(C_OUT)를 최소화하여 DAC 변환 시간을 줄이고, 그에 따라 ADC의 성능을 향상시킨다.

다음으로, 일예를 통해 본 발명에 따른 4비트 DAC 동작을 상세히 설명한다.

먼저, ADC에서 SAR 레지스터(SAR[1:4])의 값이 "1000" → "1100" → "1010" → "1011" 로 변한다고 가정할 때, 본 발명에 따른 디지털-아날로그 변환 동작은 1번째 사이클에서 ST[1] 신호가 "1"로 인에이블되어 SAR 레지스터 값에 상관없이 아날로그 스위치(400)가 온되고, 그에 따라 V_{0, 8}이 출력단(OUT)으로 나가게 된다.

그리고, 2번째 사이클에서 ST[2]가 "1"로 인에이블되어 아날로그 스위치(410)가 온되고, SAR[1]이 "1"이므로 "1100"과 "0100"에 해당하는 전압(V_{0, 12}, V_{0, 4}) 중 "1100"에 해당하는 전압 레벨(V_{0, 12})이 아날로그 스위치(420)를 통해 전압(V_{1, 4})으로 결정되고, 그 전압(V_{1, 4})이 출력단(OUT)으로 구동된다.

다음으로, 3번째 사이클에서 ST[3]이 "1"로 인에이블되어 아날로그 스위치(430)가 온되고, SAR[2]가 "0"이므로 "1110"과 "1010"에 해당하는 전압(V_{0, 2,}V_{0, 10}) 중 "1010"에 해당하는 전압 레벨(V_{0, 10})이 아날로그 스위치(490, 440)를 통해 전압(V_{2, 2})으로 결정되고, 그 전압(V_{2, 2})이 출력단(OUT)으로 구동된다.

마지막으로, 4번째 사이클에서 ST[4]가 "1"로 인에이블되어 아날로그 스위치(450)가 온되고, SAR[3]이 "1"이므로 "1011"과 "1001"에 해당하는 전압(V_{0, 11}, V_{0, 3}) 중 "1011"에 해당하는 전압(V_{0, 11})이 아날로그 스위치(460, 470, 480)를 통해 전압(V_{3, 1})으로 결정되고, 그 전압(V_{3, 1})이 출력단(OUT)으로 구동된다.

한편, PMOS 트랜지스터와 NMOS 트랜지스터를 병렬 연결한 아날로그 멀티플렉서의 아날로그 스위치를 전압 레벨값이 전원전압/2 보다 크거나 같은 전압 레벨값을 전송하는 경로의 아날로그 스위치는 PMOS 트랜지스터로 구현하고, 이보다 작은 값을 전송하는 경로의 아날로그 스위치는 NMOS 트랜지스터로 구현함으로써, 아날로그 스위치의 면적을 최소화하여 전체 DAC 면적을 줄일 수 있다.

마지막으로, 도 5는 본 발명에 따른 DAC를 N비트로 확장하여 도시한 도면으로서, 상술한 바의 4비트 DAC와 동일하게 동작이 이루어진다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상기와 같이 이루어지는 본 발명은, 미리 결정된 DAC의 입력 신호를 이용해 전압 레벨의 경로를 미리 결정하여 출력 커패시턴스를 최소화함으로써, DAC 변환 시간을 줄이고, 그에 따라 ADC의 성능을 향상시키는 효과가 있다.

Claims (7)

1. SA(Successive Approximation)의 아날로그-디지털 변환 장치에 구비되어 아날로그-디지털 변환 시 변환 시간을 최적화하기 위한 N비트 디지털-아날로그 변환 장치에 있어서,

   PMOS 트랜지스터와 NMOS 트랜지스터를 병렬 연결한 아날로그 멀티플렉서를 구비하며, N비트로 이루어진 입력 신호 및 상기 아날로그-디지털 장치의 변환 사이클에 따라 인에이블되는 N비트의 제어 신호에 각각 응답하여 2^N개의 기준 전압 레벨 중 하나를 선택적으로 출력하는 다수의 아날로그 스위칭 수단을 구비하여,

   상기 입력 신호에 따라 상기 기준 전압 레벨을 출력할 경로를 미리 결정하여 출력단의 커패시턴스를 줄이는 것을 특징으로 하는 디지털-아날로그 변환 장치.
2. 제 1 항에 있어서, 상기 아날로그 스위칭 수단은,

   전달할 상기 기준 전압 레벨값이 전원전압/2 보다 크거나 같을 경우 PMOS 트랜지스터로 구성됨을 특징으로 하는 디지털-아날로그 변환 장치.
3. 제 1 항에 있어서, 상기 아날로그 스위칭 수단은,

   전달할 상기 기준 전압 레벨값이 전원전압/2 보다 작을 경우 NMOS 트랜지스터로 구성됨을 특징으로 하는 디지털-아날로그 변환 장치.
4. SA의 아날로그-디지털 변환 장치에 구비되어 아날로그-디지털 변환 시 변환 시간을 최적화하기 위한 4비트 디지털-아날로그 변환 장치에 있어서,

   4비트로 이루어진 입력 신호 및 상기 아날로그-디지털 장치의 변환 사이클에 따라 인에이블되는 4비트의 제어 신호에 각각 응답하여 2⁴개의 기준 전압 레벨 중 하나를 선택적으로 출력하되,

   상기 입력 신호의 제1 비트 신호에 응답하여 상기 기준 전압 레벨 중 상위 (2⁴/2 - 1)개의 기준 전압 레벨 또는 하위 (2⁴/2 - 1)개의 기준 전압 레벨을 선택적으로 출력하는 제1 내지 제14 아날로그 스위칭 수단으로 이루어진 제1 선택 수단;

   상기 입력 신호의 제2 비트 신호에 응답하여 상기 제1 선택 수단으로부터 출력되는 7개의 기준 전압 레벨 중 상위 3개의 기준 전압 레벨 또는 하위 3개의 기준 전압 레벨을 선택적으로 출력하는 제15 내지 제20 아날로그 스위칭 수단을 포함하는 제2 선택 수단;

   상기 입력 신호의 제3 비트 신호에 응답하여 상기 제2 선택 수단으로부터 출력되는 3개의 기준 전압 레벨 중 상위 1개의 기준 전압 레벨 또는 하위 1개의 기준 전압 레벨을 선택적으로 출력하는 제21 및 제22 아날로그 스위칭 수단을 포함하는제3 선택 수단;

   상기 제어 신호의 제1 비트 신호에 응답하여 상기 2⁴개의 기준 전압 레벨 중 상기 제1 선택 수단의 제1 내지 제14 아날로그 스위칭 수단에 의해 스위칭되지 않는 상기 기준 전압 레벨을 출력단으로 구동하는 제23 아날로그 스위칭 수단;

   상기 제어 신호의 제2 비트 신호에 응답하여 상기 제1 선택 수단으로부터 출력되는 상기 7개의 기준 전압 레벨 중 상기 제2 선택 수단의 제15 내지 제20 아날로그 스위칭 수단에 의해 스위칭되지 않는 상기 기준 전압 레벨을 상기 출력단으로 구동하는 제24 아날로그 스위칭 수단;

   상기 제어 신호의 제3 비트 신호에 응답하여 상기 제2 선택 수단으로부터 출력되는 상기 3개의 기준 전압 레벨 중 상기 제3 선택 수단의 제21 및 제22 아날로그 스위칭 수단에 의해 스위칭되지 않는 상기 기준 전압 레벨을 상기 출력단으로 구동하는 제25 아날로그 스위칭 수단; 및

   상기 제어 신호의 제4 비트 신호에 응답하여 상기 제3 선택 수단으로부터 출력되는 기준 전압 레벨을 상기 출력단으로 구동하는 제26 아날로그 스위칭 수단

   을 포함하여 이루어지는 4비트 디지털-아날로그 변환 장치.
5. 제 4 항에 있어서, 상기 제1 내지 제26 아날로그 스위칭 수단은 각각,

   PMOS 트랜지스터와 NMOS 트랜지스터를 병렬 연결한 아날로그 멀티플렉서를구비하는 것을 특징으로 하는 4비트 디지털-아날로그 변환 장치.
6. 제 4 항에 있어서, 상기 제1 내지 제26 아날로그 스위칭 수단은 각각,

   전달할 상기 기준 전압 레벨값이 전원전압/2 보다 크거나 같을 경우 PMOS 트랜지스터로 구성됨을 특징으로 하는 4비트 디지털-아날로그 변환 장치.
7. 제 4 항에 있어서, 상기 제1 내지 제26 아날로그 스위칭 수단은 각각,

   전달할 상기 기준 전압 레벨값이 전원전압/2 보다 작을 경우 NMOS 트랜지스터로 구성됨을 특징으로 하는 4비트 디지털-아날로그 변환 장치.