JPS61218228A - Ａ／ｄ変換回路 - Google Patents
Ａ／ｄ変換回路Info
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- JPS61218228A JPS61218228A JP5835185A JP5835185A JPS61218228A JP S61218228 A JPS61218228 A JP S61218228A JP 5835185 A JP5835185 A JP 5835185A JP 5835185 A JP5835185 A JP 5835185A JP S61218228 A JPS61218228 A JP S61218228A
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- capacitor
- circuit
- switch
- voltage
- capacitors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、Ａ／Ｄ変換回路に関するもので、例えば、
電荷平衡型比較器を駆使したＡ／Ｄ変換回路に利用して
有効な技術に関するものであるゆ〔背景技術〕 従来より、Ａ／Ｄ変換回路として、２’Ｒ分圧（ｐｏｔ
ｅｎＬｉｏｍｅｔｒｉｃ）方式のものが日刊工業新聞社
昭和５５年１１月３０日ｒマイコンエイジのＡ／Ｄ−Ｄ
、／Ａ変換技術講相良岩男著の頁８８・−８９によって
公知である。このＡ／Ｄ変換回路では、２Ｎの多数の抵
抗が必要になるゆそこで、第２Ｉ！ｉに示すように、電
荷平衡型比較器を用いることによって、上記抵抗の数を
減らしたＡ／Ｄ変換回路が米国ナショナルセミコンダク
タ社から提案されている（上記文献「マイコンエイジの
Ａ／Ｄ −Ｄ／Ａ変換技術」の頁８８〜９２又は日経マ
グロウヒル社１９８０年１月２１日付「日経エレクトロ
ニクス」頁１５９〜１６９参照）。
電荷平衡型比較器を駆使したＡ／Ｄ変換回路に利用して
有効な技術に関するものであるゆ〔背景技術〕 従来より、Ａ／Ｄ変換回路として、２’Ｒ分圧（ｐｏｔ
ｅｎＬｉｏｍｅｔｒｉｃ）方式のものが日刊工業新聞社
昭和５５年１１月３０日ｒマイコンエイジのＡ／Ｄ−Ｄ
、／Ａ変換技術講相良岩男著の頁８８・−８９によって
公知である。このＡ／Ｄ変換回路では、２Ｎの多数の抵
抗が必要になるゆそこで、第２Ｉ！ｉに示すように、電
荷平衡型比較器を用いることによって、上記抵抗の数を
減らしたＡ／Ｄ変換回路が米国ナショナルセミコンダク
タ社から提案されている（上記文献「マイコンエイジの
Ａ／Ｄ −Ｄ／Ａ変換技術」の頁８８〜９２又は日経マ
グロウヒル社１９８０年１月２１日付「日経エレクトロ
ニクス」頁１５９〜１６９参照）。
このＡ／Ｄ変換回路では、例えば、キャパシタＣにラダ
ー抵抗ＲＬによって形成された第１のスイッチトリーｓ
’ｒｉを介した基準電圧と入力アナログ信号Ｖｔｎとの
差分を入力して、その正負を増幅回路で増幅して出力の
論理レベルを決定する。
ー抵抗ＲＬによって形成された第１のスイッチトリーｓ
’ｒｉを介した基準電圧と入力アナログ信号Ｖｔｎとの
差分を入力して、その正負を増幅回路で増幅して出力の
論理レベルを決定する。
上記同じラダー抵抗ＲＬの適当なタップの基準電圧を第
２のス・イソチドリ−３Ｔ ２を介してＣ／４のキャパ
シタに供給する。このキャパシタＣ／４を用いて、同様
な動作によって、下位２ビツトのディジタル信号を形成
するものである。これによって、必要な抵抗の数をは一
′ｌ／４に低減できるし、スイッチトリーの段数も少な
くできる。
２のス・イソチドリ−３Ｔ ２を介してＣ／４のキャパ
シタに供給する。このキャパシタＣ／４を用いて、同様
な動作によって、下位２ビツトのディジタル信号を形成
するものである。これによって、必要な抵抗の数をは一
′ｌ／４に低減できるし、スイッチトリーの段数も少な
くできる。
しかしながら、上記キャパシタＣ，Ｃ／４として、ＭＯ
Ｓ容量を用いると、次のような問題の生しることが本願
発明者の研究によって明らかにされた。すなわち、上記
ＭＯＳ容量は、電圧依存性を持つものであるので、言い
換えるならば、その両電極に印加される電圧により容量
値が変化する。
Ｓ容量を用いると、次のような問題の生しることが本願
発明者の研究によって明らかにされた。すなわち、上記
ＭＯＳ容量は、電圧依存性を持つものであるので、言い
換えるならば、その両電極に印加される電圧により容量
値が変化する。
したがって、第２図のＡ／Ｄ変換回路では、上記キャパ
シタＣとＣ／４のサイズ比を４ｉｔのように形成しても
、キャパシタＣとＣ／４けそれぞれ別のスイッチトリー
から供給される基ｆ！電圧が供給されることの結果、そ
れぞれの実効的な容）値が興なってしまう、これによっ
て、下位ビットのＡ／Ｄ変換精度を決定する上記容Ｒ比
が変動し°てしまうという問題が生じる。
シタＣとＣ／４のサイズ比を４ｉｔのように形成しても
、キャパシタＣとＣ／４けそれぞれ別のスイッチトリー
から供給される基ｆ！電圧が供給されることの結果、そ
れぞれの実効的な容）値が興なってしまう、これによっ
て、下位ビットのＡ／Ｄ変換精度を決定する上記容Ｒ比
が変動し°てしまうという問題が生じる。
この発明の目的は、高精度と回路の簡素化を図ったＡ／
Ｄ変換回路を提供することにある。
Ｄ変換回路を提供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明ＮＷの記述および添付図面から明らかになるであ
ろう。
この明ＮＷの記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、上位ＮビットのＡ／Ｄ変換出力を形成するキ
ャパシタＣに対して、下位ＭビットのＡ／Ｄ変換出力を
形成するキャパシタＣ／２Ｍの容量値にされたキャパシ
タには、同じス・イソチドリ−からの基準電圧を供給す
ることによっ′ζ、両キャパシタＣ，Ｃ／２１４にほり
同じ電圧が印加されるようにするものである。
ャパシタＣに対して、下位ＭビットのＡ／Ｄ変換出力を
形成するキャパシタＣ／２Ｍの容量値にされたキャパシ
タには、同じス・イソチドリ−からの基準電圧を供給す
ることによっ′ζ、両キャパシタＣ，Ｃ／２１４にほり
同じ電圧が印加されるようにするものである。
第１図には、この発明の一実施例の回路図が示されてい
る。同図のＡ／Ｄ変僕回路は、特に制限されないが、公
知のＭＯＳ半導Ｅ＊ ｍ ｉｌ ９回路の製造技術によ
り、１個のシリコンのような半導体基板上において形成
される。
る。同図のＡ／Ｄ変僕回路は、特に制限されないが、公
知のＭＯＳ半導Ｅ＊ ｍ ｉｌ ９回路の製造技術によ
り、１個のシリコンのような半導体基板上において形成
される。
安定化された基準電圧Ｖ ｒｅｆと回路の接地電位Ｏｖ
との間に抵抗が直列に挿入され、これらの抵抗からＮビ
ットのディジタル信号を形成するための分圧端子か取り
出される。したがって、これらの抵抗の数は、２Ｎ（ｉ
ｌとされ、２’−１個の分圧端子が取り出される。
との間に抵抗が直列に挿入され、これらの抵抗からＮビ
ットのディジタル信号を形成するための分圧端子か取り
出される。したがって、これらの抵抗の数は、２Ｎ（ｉ
ｌとされ、２’−１個の分圧端子が取り出される。
これにより、アナログ信号変換電圧がスケーリングされ
る。この先は、デコーダを着ねたアナログスイッチが設
けられている。これらのアナログスイッチは、特に制限
されないが、スイッチトリー （ｔｒｅｅ）デコーダ構
造で、接続点が順次法がりながら上記分割抵抗の分割端
子に結合されている。
る。この先は、デコーダを着ねたアナログスイッチが設
けられている。これらのアナログスイッチは、特に制限
されないが、スイッチトリー （ｔｒｅｅ）デコーダ構
造で、接続点が順次法がりながら上記分割抵抗の分割端
子に結合されている。
なお、このス−（７チトリーに代え、マトリックス構造
のデコーダ等も利用できる。
のデコーダ等も利用できる。
上記スイッチトリーの基点は、３伏態接点のスイッチＳ
Ｗ３を介してキャパシタＣの一方の電極に接続される。
Ｗ３を介してキャパシタＣの一方の電極に接続される。
このキャパシタＣの他方の電極は、入力抵抗値か無限大
に近くされた反転増幅回ｖＩＩｖＣの入力に結合される
。この反転増幅回路ＶＣの入出力間には、入力アナログ
信号Ｖｔｒ＋の号ンプリングのためのスイッチＳＷ１が
設けられる。上記スイッチＳ ＸＶ ３の接点ａは、入
力アナログ（Ｒ号Ｖｉｎが供給される。接点すは、開放
状態を作り、接点Ｃは上記スイッチトリーＳＴの基点に
接続される。この実施例では、上記スイッチＳＷ３の共
通電極には、サンプル／′ホールド回路ＳＨが設けられ
る。
に近くされた反転増幅回ｖＩＩｖＣの入力に結合される
。この反転増幅回路ＶＣの入出力間には、入力アナログ
信号Ｖｔｒ＋の号ンプリングのためのスイッチＳＷ１が
設けられる。上記スイッチＳ ＸＶ ３の接点ａは、入
力アナログ（Ｒ号Ｖｉｎが供給される。接点すは、開放
状態を作り、接点Ｃは上記スイッチトリーＳＴの基点に
接続される。この実施例では、上記スイッチＳＷ３の共
通電極には、サンプル／′ホールド回路ＳＨが設けられ
る。
また、上記スイッチトリーＳＴの基点は、上記キャパシ
タＣの１／４の容量値にされたキャパシタＣ／４の一方
の電極に直接接続される。このキャパシタＣ／４の他方
の電極は、上記反転増幅回路ＶＣの入力に結合されてい
る。
タＣの１／４の容量値にされたキャパシタＣ／４の一方
の電極に直接接続される。このキャパシタＣ／４の他方
の電極は、上記反転増幅回路ＶＣの入力に結合されてい
る。
上記スイッチトリーＳＴを構成する各スイッチは、レジ
スタ（ラッチ回路）Ｒ１の出力によりその分岐選択が行
われる。上記スイッチトリーＳＴのうち、下位の２ビツ
トに対応するスイッチは、レジスタＲ２の出力によって
も選択的に分岐選択が行われる。
スタ（ラッチ回路）Ｒ１の出力によりその分岐選択が行
われる。上記スイッチトリーＳＴのうち、下位の２ビツ
トに対応するスイッチは、レジスタＲ２の出力によって
も選択的に分岐選択が行われる。
この実施例のＡ／Ｄｐ換回路の動作を次に説明する。
まず、スイッチＳＷ３は、接点ａ側に接続される。この
時、スイッチＳＷ１は閉じられ、ス・イッチＳＷ２は開
放状態にされる。これによって、キャパシタＣは、入力
アナログｆａ号Ｖｉｎから反転増幅回路ＶＣのバイアス
電圧を差し引いた電圧に充電される（サンプリング状！
ａ）。
時、スイッチＳＷ１は閉じられ、ス・イッチＳＷ２は開
放状態にされる。これによって、キャパシタＣは、入力
アナログｆａ号Ｖｉｎから反転増幅回路ＶＣのバイアス
電圧を差し引いた電圧に充電される（サンプリング状！
ａ）。
上記キャパシタＣの容量値をＣとし、反転増幅回路のバ
イアス電圧をＶＬとし、反転増幅回路ＶＣの入力端子と
回路の接地電位点の間の寄生容量をＣ３とし、この時の
スイッチトリーからの電圧ＶＤとすると、反転増幅回路
ＶＣの入力端子側からみた総電荷量Ｑ１は、次式＋１）
により求められる。
イアス電圧をＶＬとし、反転増幅回路ＶＣの入力端子と
回路の接地電位点の間の寄生容量をＣ３とし、この時の
スイッチトリーからの電圧ＶＤとすると、反転増幅回路
ＶＣの入力端子側からみた総電荷量Ｑ１は、次式＋１）
により求められる。
Ｑ１＝Ｃ（ＶＬ−Ｖｉｎ）
＋Ｃ／４ ・ （ＶＬ−ＶＤ）＋Ｃ５ＶＬ （１）
次に、スイッチＳＷ３は、接点Ｃ側に切り換えられると
ともに、スイッチＳＷ１は開放状態にされる（比較状態
）。
次に、スイッチＳＷ３は、接点Ｃ側に切り換えられると
ともに、スイッチＳＷ１は開放状態にされる（比較状態
）。
この場合、総電荷量Ｑ１はその時の反転増幅回路ＶＣの
入力端子の電圧をＶｎとすると、次式（２）より求めら
れる。
入力端子の電圧をＶｎとすると、次式（２）より求めら
れる。
Ｑ１＝Ｃ（Ｖｎ−ＶＤ）
＋Ｃ／４・ （Ｖｎ二ＶＤ）＋Ｃ５Ｖｎ （２）こ
こでＶｎ＃ＶＬならば、総電荷量Ｑ１は変化しないから
ＶＤ＃Ｖｉｎとなる。このようにして、゛入力アナログ
信号ＶｉｎとスイッチトリーＳＴを介した分圧電圧とが
比較される。また、この分圧電圧がサンプル／ホールド
回路ＳＨに入力される。
こでＶｎ＃ＶＬならば、総電荷量Ｑ１は変化しないから
ＶＤ＃Ｖｉｎとなる。このようにして、゛入力アナログ
信号ＶｉｎとスイッチトリーＳＴを介した分圧電圧とが
比較される。また、この分圧電圧がサンプル／ホールド
回路ＳＨに入力される。
例えば、Ｖｉｎ＞分圧電圧なら反転増幅回路ＶＣの出力
はハイレベル（Ｈ）に、逆にＶｉｎ＜分圧電圧なら反転
増幅回路ｖＣの出力はロウレベル（Ｌ）にされる、この
出力によって、上記スイッチトリー ｓ ’ｒの分岐制
御を行うレジスタＲ１の出力が、二分法を用いることに
より上位ビットから順に決定される。これによって、こ
の実施例では、レジスタＲ１の６ビツトのディジタル信
号が６回のサンプリング状態と比較状態との繰り返しの
後に決定される。
はハイレベル（Ｈ）に、逆にＶｉｎ＜分圧電圧なら反転
増幅回路ｖＣの出力はロウレベル（Ｌ）にされる、この
出力によって、上記スイッチトリー ｓ ’ｒの分岐制
御を行うレジスタＲ１の出力が、二分法を用いることに
より上位ビットから順に決定される。これによって、こ
の実施例では、レジスタＲ１の６ビツトのディジタル信
号が６回のサンプリング状態と比較状態との繰り返しの
後に決定される。
統いて、スイッチＳＷ３は、接点す側に接続され、上記
の操作によって決定されたレジスタｒ？１の６ビツトに
よる分圧電圧がサンプル／ホールド回路ＳＨに保持され
る。この実施例では、上記同じスイッチトリーＳ′ｒと
、１／４の容量値にされたキャパシタＣ／４を用い′ζ
、下位２ビツトのディジタル信号をレジスタＲ２から取
り出すものである。このため、上記同じ動作がキャパシ
タＣ／４によって行われる。この場合、まず、スイッチ
ＳＷ３は、接点ａ側に接続されるとともに、スイッチＳ
ＷＩは閉じられ、スイッチＳＷ２は開放状態にされる。
の操作によって決定されたレジスタｒ？１の６ビツトに
よる分圧電圧がサンプル／ホールド回路ＳＨに保持され
る。この実施例では、上記同じスイッチトリーＳ′ｒと
、１／４の容量値にされたキャパシタＣ／４を用い′ζ
、下位２ビツトのディジタル信号をレジスタＲ２から取
り出すものである。このため、上記同じ動作がキャパシ
タＣ／４によって行われる。この場合、まず、スイッチ
ＳＷ３は、接点ａ側に接続されるとともに、スイッチＳ
ＷＩは閉じられ、スイッチＳＷ２は開放状態にされる。
このとき、スイッチトリーＳＴを介した分圧電圧は、レ
ジスタＲ１の下位２ビツトをレジスタＲ２の２ビツトで
置き換えた計６ビツトによる電圧にされる。これによっ
て、キャパシタＣには入力アナログ信号Ｖｉｎから反転
増幅回路ＶＣのバイアス電圧を引いた電圧に充電され、
キャパシタＣ／４には上記分圧電圧から反転増幅回路Ｖ
Ｃのバイアス電圧ＶＣのバイアス電圧を引いた電圧に充
電される（サンプリング状態）。
ジスタＲ１の下位２ビツトをレジスタＲ２の２ビツトで
置き換えた計６ビツトによる電圧にされる。これによっ
て、キャパシタＣには入力アナログ信号Ｖｉｎから反転
増幅回路ＶＣのバイアス電圧を引いた電圧に充電され、
キャパシタＣ／４には上記分圧電圧から反転増幅回路Ｖ
Ｃのバイアス電圧ＶＣのバイアス電圧を引いた電圧に充
電される（サンプリング状態）。
この時の上記総電荷量をＱ２とすると、次式（３）％式
％ 次に、スイッチＳＷ３は、接点す側に切り換えられると
ともに、スイッチＳＷＩは開放状態にされ、スイッチＳ
Ｗ２は閉じられる（比較状態）。
％ 次に、スイッチＳＷ３は、接点す側に切り換えられると
ともに、スイッチＳＷＩは開放状態にされ、スイッチＳ
Ｗ２は閉じられる（比較状態）。
これによって、入力アナログ信号Ｖｉｎと、サンプル／
ホールド回ＢＳＨに保持された分圧電圧とが比較される
。続いて、レジスタＲ２の内容を変化させ、生じた分圧
電圧変化量の１／４倍がサンプル／ホールド回路ＳＨに
保持された分圧電圧に加算され、再び入力アナログ信号
Ｖｉｎと比較される。
ホールド回ＢＳＨに保持された分圧電圧とが比較される
。続いて、レジスタＲ２の内容を変化させ、生じた分圧
電圧変化量の１／４倍がサンプル／ホールド回路ＳＨに
保持された分圧電圧に加算され、再び入力アナログ信号
Ｖｉｎと比較される。
同じ分圧電圧変化量に対して、その容量値がｌ／４にれ
たキャパシタＣ／４の電荷変化量が１／４倍にされるか
ら、分圧電圧の変化量が１／４倍になったのと等価とな
る。これによってレジスタＲ２の下位２ビット分のディ
ジタル信号を決定することができる。この場合において
、総電荷量Ｑ２は次式（４）により求められる。
たキャパシタＣ／４の電荷変化量が１／４倍にされるか
ら、分圧電圧の変化量が１／４倍になったのと等価とな
る。これによってレジスタＲ２の下位２ビット分のディ
ジタル信号を決定することができる。この場合において
、総電荷量Ｑ２は次式（４）により求められる。
Ｑ２−Ｃ（Ｖｎ’ −ＶＤ）
十Ｃ／４ ・ （Ｖｎ’ −ＶＤ’ −ΔＶＤ）十Ｃ３
ｖｎ′ ・・・・・・（４）Ｖｎ’ ｋ
ＶＬならば、総電荷１１Ｑ２は変化しな（、Ｎから、Ｖ
Ｄ十ΔＶＤ／４＃Ｖｉｆｌになる。
ｖｎ′ ・・・・・・（４）Ｖｎ’ ｋ
ＶＬならば、総電荷１１Ｑ２は変化しな（、Ｎから、Ｖ
Ｄ十ΔＶＤ／４＃Ｖｉｆｌになる。
なお、上記キャパシタＣによるＡ／Ｄ変換動作において
は、キャパシタＣ／４は寄生容量とみなされ、その変換
動作精度を悪くさせてしまうことはない。
は、キャパシタＣ／４は寄生容量とみなされ、その変換
動作精度を悪くさせてしまうことはない。
（１１上位Ｎビットの信号を形成するキャパシタＣと下
位Ｍビットの信号を形成するために上記キャパシタＣの
１／（２Ｍ）の容量値にされたキャパシタＣ／ ２ ”
とは、同じスイッチトリーから得られるはり同じ電圧が
供給される。これによって、上記キャパシタＣ，Ｃ／（
２Ｍ）の容量比が精度良く保たれるから、精度の高いＡ
／Ｄ変換出力を得ることができるという効果が得られる
。
位Ｍビットの信号を形成するために上記キャパシタＣの
１／（２Ｍ）の容量値にされたキャパシタＣ／ ２ ”
とは、同じスイッチトリーから得られるはり同じ電圧が
供給される。これによって、上記キャパシタＣ，Ｃ／（
２Ｍ）の容量比が精度良く保たれるから、精度の高いＡ
／Ｄ変換出力を得ることができるという効果が得られる
。
（２）上記２つのキャパシタには、はり同じ電圧が供給
されるから、電圧依存性を持つＭＯＳ容量を用いること
ができる。これによって、特別な製造工程を追加させる
ことな（、通常のＭＯＳ集積回路によって高精度のＡ／
Ｄ変換回路を得ることができるという効果が得られる。
されるから、電圧依存性を持つＭＯＳ容量を用いること
ができる。これによって、特別な製造工程を追加させる
ことな（、通常のＭＯＳ集積回路によって高精度のＡ／
Ｄ変換回路を得ることができるという効果が得られる。
（３）同じスイッチトリーを用いるとともに、電荷平衡
型の電圧比較回路を利用することによって、使用するス
イッチトリーの数及び分圧抵抗の数を大幅に低減できる
という効果が得られる。
型の電圧比較回路を利用することによって、使用するス
イッチトリーの数及び分圧抵抗の数を大幅に低減できる
という効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を進展しない範囲で種々変更可
能であることはいうまでもない、上位ビット用のキャパ
シタと下位ビット用のキャパシタとの容量比は、上記下
位ビット数に従って設定されるものである。また、レジ
スタＲ１、Ｒ２は、フリップフロップ回路等のられる。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を進展しない範囲で種々変更可
能であることはいうまでもない、上位ビット用のキャパ
シタと下位ビット用のキャパシタとの容量比は、上記下
位ビット数に従って設定されるものである。また、レジ
スタＲ１、Ｒ２は、フリップフロップ回路等のられる。
に置き換えることができるものである。さらに、上記サ
ンプル／ホールド回路の具体的回゛路は、何であっても
よい。
ンプル／ホールド回路の具体的回゛路は、何であっても
よい。
この発明は、各種半導体集積回路に内蔵されるＡ／Ｄ変
換回路として広く利用できる。
換回路として広く利用できる。
第１図は、この発明の一実施例を示す回路図、第２図は
、従来技術の一例を説明するための概略回路図である。 ＳＴＩ、ＳＴ２．ＳＴ・・スイッチトリー、ＲＬ・・ラ
ダー抵抗、ＳＨ−・サンプル／ホールド回路、ＶＣ・・
反転増幅回路、Ｒ１，Ｒ２・・レジスタ
、従来技術の一例を説明するための概略回路図である。 ＳＴＩ、ＳＴ２．ＳＴ・・スイッチトリー、ＲＬ・・ラ
ダー抵抗、ＳＨ−・サンプル／ホールド回路、ＶＣ・・
反転増幅回路、Ｒ１，Ｒ２・・レジスタ
Claims (1)
- 【特許請求の範囲】 １、２＾ＮＲ分圧電圧を形成するラダー抵抗回路と、上
記２＾Ｎ分圧電圧を選択的に出力するスイッチトリーと
、このスイッチトリーの出力端子と入力アナログ信号端
子及びオープン端子がそれぞれ結合される３状態接点と
、上記３状態接点の共通電極に設けられ、上記入力アナ
ログ信号を保持するサンプル／ホールド回路と、上記３
状態接点の共通電極に一方の電極が結合された第１のキ
ャパシタと、上記スイッチトリーの出力端子に一方の電
極が結合され、上記第１のキャパシタの容量値に対して
１／（２＾Ｍ）の容量値にされた第２のキャパシタと、
上記第１及び第２のキャパシタの他方の電極にその入力
が結合され、入力抵抗が無限大に近くされた反転増幅回
路と、上記反転増幅回路の出力信号に従って上記スイッ
チトリーの制御信号を形成する第１のシフトレジスタと
、上記第１のシフトレジスタの下位Ｍビットが共通化さ
れ、選択的に上記スイッチトリーを制御する第２のシフ
トレジスタとを含むことを特徴とするＡ／Ｄ変換回路。 ２、上記Ａ／Ｄ変換回路は、１チップの半導体集積回路
に内蔵されるものであり、上記第１及び第２のキャパシ
タは、ＭＯＳ容量により構成されるものであることを特
徴とする特許請求の範囲第１項記載のＡ／Ｄ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5835185A JPS61218228A (ja) | 1985-03-25 | 1985-03-25 | Ａ／ｄ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5835185A JPS61218228A (ja) | 1985-03-25 | 1985-03-25 | Ａ／ｄ変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61218228A true JPS61218228A (ja) | 1986-09-27 |
Family
ID=13081894
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5835185A Pending JPS61218228A (ja) | 1985-03-25 | 1985-03-25 | Ａ／ｄ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61218228A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100340053B1 (ko) * | 1998-12-24 | 2002-07-18 | 박종섭 | 아날로그-디지털변환시변환시간을최적화하기위한디지털-아날로그변환장치 |
-
1985
- 1985-03-25 JP JP5835185A patent/JPS61218228A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100340053B1 (ko) * | 1998-12-24 | 2002-07-18 | 박종섭 | 아날로그-디지털변환시변환시간을최적화하기위한디지털-아날로그변환장치 |
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