JPH0153939B2 - - Google Patents
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- JPH0153939B2 JPH0153939B2 JP61275515A JP27551586A JPH0153939B2 JP H0153939 B2 JPH0153939 B2 JP H0153939B2 JP 61275515 A JP61275515 A JP 61275515A JP 27551586 A JP27551586 A JP 27551586A JP H0153939 B2 JPH0153939 B2 JP H0153939B2
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- Japan
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- switches
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/68—Digital/analogue converters with conversions of different sensitivity, i.e. one conversion relating to the more significant digital bits and another conversion to the less significant bits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/667—Recirculation type
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
Ａ 産業上の利用分野
本発明はＮビツトのデイジタル・ワードをアナ
ログ表示に変換するためのデイジタルーアナログ
変換装置に関する。 Ｂ 従来技術 通常のデイジタルーアナログ変換装置（DAC）
は２進加重抵抗器回路網（例えば、通常使用する
Ｒ、2Rラダー回路網）、スイツチ、基準電流源も
しくは電圧源及び加算装置を含む。抵抗器回路網
はデイジタル入力ワードに従つてオン及びオフに
スイツチされる２進加重電流もしくは電圧を発生
する。これらの２進加重電流もしくは電圧は加算
装置を駆動して、最後に加算装置がデイジタル入
力ワードのアナログ表示を与える。この種の変換
装置は複雑な、かなりなスペースを占める回路を
必要とする。さらに良好な精密さを得るために、
回路網は多数の正確な抵抗器を含む。Ｒ、2Rラ
ダー（はしご型回路網）中の抵抗器の絶対的な正
確さは必ずしも重要でなく、その比が重要である
が、正確な素子を多数必要とするという事は
DACのコストを増大する。さらに正確な抵抗器
もしくは調節可能な抵抗器はチツプ中に組込む事
が困難であり、これらの通常の変換装置は安全な
集積構造体中に使用するのに適していない。 アルゴリズム処理に基づく、他の種類のDAC
では変換処理中、１時に１ビツトを考慮してい
る。この方法によれば回路の複雑さ及び必要とさ
れる正確な素子の数が減少する。しかしながら変
換サイクルの段階の数がアナログ化動作を遅く
し、変換時間を増大し、従つて、アナログ変換過
程の全体的効率を減少している。 Ｃ 発明が解決しようとする問題点 本発明の目的はマルチプレクスに動作し、従つ
て素子及び基本演算素子の数が少ない、比較的簡
単なコンパクトなデイジタルーアナログ変換装置
（DAC）を与える事にある（以下説明する様に、
本発明を実施する１つの方法は２つの演算素子、
４による除算回路及び２の乗算回路しか必要とし
ない）。 本発明の他の目的は、マルチプレクシング処理
が正確で高価な素子の数を減少するので低コスト
の変換装置を提供する事にある。 本発明のさらに他の目的は、正確なもしくは調
節可能な素子の数が著しく減少するので、チツプ
中に位置付けるのがより困難でなくなり、完全な
集積回路中に容易に集積出来るような変換装置を
与えることにある。 本発明のさらに他の目的は、変換時間が短かい
効率的なDACを提供することにある。それはＮ
ビツトをセクシヨンに分割する事から得られる。
分割により変換サイクルの段階数が著しく減少
し、変換過程が高速になる。要するに、本発明に
より効率の良さ（短時間変換）と簡単でコンパク
トな回路が組合される。 Ｄ 問題点を解決するための手段 Ｎビツトのデイジタル・ワードをアナログ表示
に変換するための本発明のデイジタルーアナログ
変換装置はＮビツトを各Ｎ／ｎビツトのｎ個のセ
クシヨンに分割する装置を含む。例えば、12ビツ
ト・ワードを奇セクシヨン及び偶セクシヨンに分
割して、独立に並列に処理する。これによつて
夫々奇ビツト及び偶ビツト・セクシヨンを表わす
２つの部分の結果、Vi及びVpを生ずる。変換の
最後の段階は２つの部分結果Vi及びVpに作用を
加えて12ビツト・ワードのアナログ表示を与え
る。各ビツトは順番に処理されるので、各セクシ
ヨンを処理するにはわずかな演算素子で十分であ
る。この様にして低コストでコンパクトな簡単な
変換装置が与えられる。必要な素子数が少ないの
で、高精度の演算素子を使用する方が利点が多
い。 Ｅ 実施例 第１図は本発明の基本的概念を示す流れ図であ
る。Ｎをデイジタル・ワードのビツト数と呼ぶ。
以下の実施例ではＮ＝12とする。12ビツトのデイ
ジタル・ワードを２つのセクシヨン、奇ビツト及
び偶ビツトに分割する。例えば次のワード B11−B10−B9……−B1−B0で、 B10、B8、B6……、B0を偶ビツトと呼び、 他を奇ビツトと呼ぶ。 他の変数を次の様に定義する。 ｊ：カウントに使用する整数 Vp：偶ビツトのアナログ表示である電圧 Vput：出力電圧 Vi：奇ビツトが表示する電圧 Vref：基準電圧 アルゴリズム過程は変数ｊ、Vi及びVpを次の
様に初期設定する事によつて開始する（段階１） ｊ＝０、Vi＝０、Vp＝０ 最下位ビツト（LSB）を先ずデコードし、変
数ｊをインクレメントする（段階２）。次にｊの
値をテストして各ビツトが変換されたかどうかを
テストする（段階３）。もしテストされていなけ
れば、ビツトBj-1を挿入（入力）する（段階４）。
次にこのビツトBj-1の性質をテストする（段階
５）。もしBj-1が偶ビツトならば、処理は段階６
に進み、ここで（Vp＋Bj-1×Vref）／４を計算す
る。そうでない時はVi＝（Vi＋Bj-1×Vref）／４
を処理する（段階７）。次に処理は段階２に戻つ
て再び変数ｊをインクレメントする。 最後のビツト（ｊ＝12）が変換された時には、
処理は段階８に進み、Vpの値に２を乗算し、段
階９でデイジタル・ワードのアナログ表示Vput＝
Vi＋Vpを与える。この様な処理方法によつて与
えられる利点はデイジタル・ワードのアナログ表
示を与えるのに少数の演算素子、即ち現在の実施
例では４による除算素子、２の乗算素子（加算素
子で容易に代用出来る）及び加算素子しか必要と
しない点にある。 これに変換装置を設計するのが容易になり、わ
ずかな正確な素子しか必要としないので高精度と
低コスト回路を組合せる可能性がある。 同一概念に基づくより精巧なアルゴリズムを第
２ａ図及び第２ｂ図の流れ図に示す。シーケンス
は段階109で開始する。この段階はデイジタル・
ワードの多数のビツトの性質のテストである。も
しＮが偶数の整数であると、シーケンスは段階
110に進み、ここで変数ｊ、Vi及びVpを初期設定
する。次に段階111でカウントｊをインクレメン
トする段階112で変換すべきビツトb2j-1及びb2j-1
を挿入（入力）する。段階112をビツトb2j-1をテ
ストしてこれが最上位ビツト（MSB）であるか
どうかを決定する。もしMSBでなければ、処理
は段階114及び115に進み、ここでビツトb2j-2及
びb2j-1を同時に変換する。次に処理は再び段階
111に戻る。最後に挿入したb2j-1がMSBである場
合には、シーケンスは段階113から段階117及び
118に進み、ここで計算Vp＝（Vp＋b2j-2×
Vref）／４及びVi＝（Vi＋MSB×Vref）が行われ
る。シーケンスは段階117から段階118に進み、こ
こでVpの値に２を乗算する。段階118及び119に
続く段階は矢印120によつて接続された第２図ｂ
の段階219である。 Ｎが奇数の整数である場合には、シーケンスは
線121によつて段階109から第２ｂ図に段階210に
進む。この段階210は変換ｊ、Vi、Vpを０に初期
設定する。次にビツトb2j-2を挿入する（段階
212）。このビツトをテストしてこれがMSBであ
るかどうかを決定する（段階213）。もしMSBで
なければビツトb2j-1を挿入する（段階214）。次
にシーケンスは段階215及び216に進み、ここでビ
ツトb2J-2及びb2j-1を同時にアナログ表示に変換
する。 次に処理は再び段階211に進む。最後に挿入し
たビツトがMSBである事が決定されるとすぐ、
シーケンスは段階213から段階217及び218に進む。
ここで計算Vp＝（Vp＋MSB×Vref）及びVi＝Vi
×２が行われる。シーケンスは段階119、120及び
段階217、218から段階219に進み、Vi及びVpが加
算されて出力Vputが与えられる。次にデイジタ
ル・ワードの符号が考慮に入れられて、正もしく
は負の出力電圧が与えられる。段階221は変換の
終りを示す。出力電圧Vputは次式で表わされる。 Vout＝符号×Vref／2n-1×（bo-1×2n-1 ＋b-2×2n-2＋……b0×20） 結論を述べると、本発明の主眼は同時に２ビツ
ト、１つは奇ビツト及び１つは偶ビツトを変換す
る事にある。 これによつて変換サイクルに必要な段階の数が
最小になり、最終的な変換時間が減少する。 第３図は第２ａ図及び第２ｂ図の流れ図に対応
する好ましい回路図を示す。この回路は高精度の
演算素子を含む特定の回路を示す。実際、本発明
の実施例を構成するには、少数の演算素子しか必
要としないので（第１図では、４による除算回路
及び２の乗算回路だけが必要）、後に（第４図及
び第５図）説明する高精度演算素子を使用して、
簡単な、コンパクトで、低コストの正確なＤ−Ａ
変換装置を得る事は賢明で興味のあるとこであ
る。しかしながら、後に説明する正確な演算素子
を使用する事によつて電子装置の設計者は変換装
置を完全な集積構造体に組み込むことができる。 第３図の概略図は３つのブロツクを含み各ブロ
ツクは夫々正確な機能に割当てられている。第１
のブロツク１００は１つの演算増幅器（OA）３
１、２つのキヤパシタ３２及び３３、スイツチ３
０，３４，３５，３６，３７，３８，３９及び４
０より構成されている。ブロツク２００はブロツ
ク１００と同じであり、OA４１、２つのキヤパ
シタ４２及び４３、スイツチ４４，４５，４６，
４７，４８，４９，５０及び５１より成る。ブロ
ツク３００はOA５６、キヤパシタ５２、スイツ
チ５３，５４及び５５を含む。ブロツク１００及
び２００は次の基本機能、即ち電圧の加算、正確
な２の乗算及び正確な４による除算を処理する。
ブロツク３はブロツク１００によつて与えられる
アナログ信号をトラツクするサンプル保持モジユ
ールであり、従つてブロツク１００が次の動作を
開始する時の瞬間値を保持する。ブロツク１０
０，２００及び３００についてはさらに後に詳細
に説明する。 次の表は第２ａ図及び第２ｂ図の流れ図に従う
進行図である。この表は変換サイクルの異なる段
階の詳細を示す。即ちこの表は段階毎の各スイツ
チの状態を示している。ワードのＮビツトの数は
偶数であると仮定している。
ログ表示に変換するためのデイジタルーアナログ
変換装置に関する。 Ｂ 従来技術 通常のデイジタルーアナログ変換装置（DAC）
は２進加重抵抗器回路網（例えば、通常使用する
Ｒ、2Rラダー回路網）、スイツチ、基準電流源も
しくは電圧源及び加算装置を含む。抵抗器回路網
はデイジタル入力ワードに従つてオン及びオフに
スイツチされる２進加重電流もしくは電圧を発生
する。これらの２進加重電流もしくは電圧は加算
装置を駆動して、最後に加算装置がデイジタル入
力ワードのアナログ表示を与える。この種の変換
装置は複雑な、かなりなスペースを占める回路を
必要とする。さらに良好な精密さを得るために、
回路網は多数の正確な抵抗器を含む。Ｒ、2Rラ
ダー（はしご型回路網）中の抵抗器の絶対的な正
確さは必ずしも重要でなく、その比が重要である
が、正確な素子を多数必要とするという事は
DACのコストを増大する。さらに正確な抵抗器
もしくは調節可能な抵抗器はチツプ中に組込む事
が困難であり、これらの通常の変換装置は安全な
集積構造体中に使用するのに適していない。 アルゴリズム処理に基づく、他の種類のDAC
では変換処理中、１時に１ビツトを考慮してい
る。この方法によれば回路の複雑さ及び必要とさ
れる正確な素子の数が減少する。しかしながら変
換サイクルの段階の数がアナログ化動作を遅く
し、変換時間を増大し、従つて、アナログ変換過
程の全体的効率を減少している。 Ｃ 発明が解決しようとする問題点 本発明の目的はマルチプレクスに動作し、従つ
て素子及び基本演算素子の数が少ない、比較的簡
単なコンパクトなデイジタルーアナログ変換装置
（DAC）を与える事にある（以下説明する様に、
本発明を実施する１つの方法は２つの演算素子、
４による除算回路及び２の乗算回路しか必要とし
ない）。 本発明の他の目的は、マルチプレクシング処理
が正確で高価な素子の数を減少するので低コスト
の変換装置を提供する事にある。 本発明のさらに他の目的は、正確なもしくは調
節可能な素子の数が著しく減少するので、チツプ
中に位置付けるのがより困難でなくなり、完全な
集積回路中に容易に集積出来るような変換装置を
与えることにある。 本発明のさらに他の目的は、変換時間が短かい
効率的なDACを提供することにある。それはＮ
ビツトをセクシヨンに分割する事から得られる。
分割により変換サイクルの段階数が著しく減少
し、変換過程が高速になる。要するに、本発明に
より効率の良さ（短時間変換）と簡単でコンパク
トな回路が組合される。 Ｄ 問題点を解決するための手段 Ｎビツトのデイジタル・ワードをアナログ表示
に変換するための本発明のデイジタルーアナログ
変換装置はＮビツトを各Ｎ／ｎビツトのｎ個のセ
クシヨンに分割する装置を含む。例えば、12ビツ
ト・ワードを奇セクシヨン及び偶セクシヨンに分
割して、独立に並列に処理する。これによつて
夫々奇ビツト及び偶ビツト・セクシヨンを表わす
２つの部分の結果、Vi及びVpを生ずる。変換の
最後の段階は２つの部分結果Vi及びVpに作用を
加えて12ビツト・ワードのアナログ表示を与え
る。各ビツトは順番に処理されるので、各セクシ
ヨンを処理するにはわずかな演算素子で十分であ
る。この様にして低コストでコンパクトな簡単な
変換装置が与えられる。必要な素子数が少ないの
で、高精度の演算素子を使用する方が利点が多
い。 Ｅ 実施例 第１図は本発明の基本的概念を示す流れ図であ
る。Ｎをデイジタル・ワードのビツト数と呼ぶ。
以下の実施例ではＮ＝12とする。12ビツトのデイ
ジタル・ワードを２つのセクシヨン、奇ビツト及
び偶ビツトに分割する。例えば次のワード B11−B10−B9……−B1−B0で、 B10、B8、B6……、B0を偶ビツトと呼び、 他を奇ビツトと呼ぶ。 他の変数を次の様に定義する。 ｊ：カウントに使用する整数 Vp：偶ビツトのアナログ表示である電圧 Vput：出力電圧 Vi：奇ビツトが表示する電圧 Vref：基準電圧 アルゴリズム過程は変数ｊ、Vi及びVpを次の
様に初期設定する事によつて開始する（段階１） ｊ＝０、Vi＝０、Vp＝０ 最下位ビツト（LSB）を先ずデコードし、変
数ｊをインクレメントする（段階２）。次にｊの
値をテストして各ビツトが変換されたかどうかを
テストする（段階３）。もしテストされていなけ
れば、ビツトBj-1を挿入（入力）する（段階４）。
次にこのビツトBj-1の性質をテストする（段階
５）。もしBj-1が偶ビツトならば、処理は段階６
に進み、ここで（Vp＋Bj-1×Vref）／４を計算す
る。そうでない時はVi＝（Vi＋Bj-1×Vref）／４
を処理する（段階７）。次に処理は段階２に戻つ
て再び変数ｊをインクレメントする。 最後のビツト（ｊ＝12）が変換された時には、
処理は段階８に進み、Vpの値に２を乗算し、段
階９でデイジタル・ワードのアナログ表示Vput＝
Vi＋Vpを与える。この様な処理方法によつて与
えられる利点はデイジタル・ワードのアナログ表
示を与えるのに少数の演算素子、即ち現在の実施
例では４による除算素子、２の乗算素子（加算素
子で容易に代用出来る）及び加算素子しか必要と
しない点にある。 これに変換装置を設計するのが容易になり、わ
ずかな正確な素子しか必要としないので高精度と
低コスト回路を組合せる可能性がある。 同一概念に基づくより精巧なアルゴリズムを第
２ａ図及び第２ｂ図の流れ図に示す。シーケンス
は段階109で開始する。この段階はデイジタル・
ワードの多数のビツトの性質のテストである。も
しＮが偶数の整数であると、シーケンスは段階
110に進み、ここで変数ｊ、Vi及びVpを初期設定
する。次に段階111でカウントｊをインクレメン
トする段階112で変換すべきビツトb2j-1及びb2j-1
を挿入（入力）する。段階112をビツトb2j-1をテ
ストしてこれが最上位ビツト（MSB）であるか
どうかを決定する。もしMSBでなければ、処理
は段階114及び115に進み、ここでビツトb2j-2及
びb2j-1を同時に変換する。次に処理は再び段階
111に戻る。最後に挿入したb2j-1がMSBである場
合には、シーケンスは段階113から段階117及び
118に進み、ここで計算Vp＝（Vp＋b2j-2×
Vref）／４及びVi＝（Vi＋MSB×Vref）が行われ
る。シーケンスは段階117から段階118に進み、こ
こでVpの値に２を乗算する。段階118及び119に
続く段階は矢印120によつて接続された第２図ｂ
の段階219である。 Ｎが奇数の整数である場合には、シーケンスは
線121によつて段階109から第２ｂ図に段階210に
進む。この段階210は変換ｊ、Vi、Vpを０に初期
設定する。次にビツトb2j-2を挿入する（段階
212）。このビツトをテストしてこれがMSBであ
るかどうかを決定する（段階213）。もしMSBで
なければビツトb2j-1を挿入する（段階214）。次
にシーケンスは段階215及び216に進み、ここでビ
ツトb2J-2及びb2j-1を同時にアナログ表示に変換
する。 次に処理は再び段階211に進む。最後に挿入し
たビツトがMSBである事が決定されるとすぐ、
シーケンスは段階213から段階217及び218に進む。
ここで計算Vp＝（Vp＋MSB×Vref）及びVi＝Vi
×２が行われる。シーケンスは段階119、120及び
段階217、218から段階219に進み、Vi及びVpが加
算されて出力Vputが与えられる。次にデイジタ
ル・ワードの符号が考慮に入れられて、正もしく
は負の出力電圧が与えられる。段階221は変換の
終りを示す。出力電圧Vputは次式で表わされる。 Vout＝符号×Vref／2n-1×（bo-1×2n-1 ＋b-2×2n-2＋……b0×20） 結論を述べると、本発明の主眼は同時に２ビツ
ト、１つは奇ビツト及び１つは偶ビツトを変換す
る事にある。 これによつて変換サイクルに必要な段階の数が
最小になり、最終的な変換時間が減少する。 第３図は第２ａ図及び第２ｂ図の流れ図に対応
する好ましい回路図を示す。この回路は高精度の
演算素子を含む特定の回路を示す。実際、本発明
の実施例を構成するには、少数の演算素子しか必
要としないので（第１図では、４による除算回路
及び２の乗算回路だけが必要）、後に（第４図及
び第５図）説明する高精度演算素子を使用して、
簡単な、コンパクトで、低コストの正確なＤ−Ａ
変換装置を得る事は賢明で興味のあるとこであ
る。しかしながら、後に説明する正確な演算素子
を使用する事によつて電子装置の設計者は変換装
置を完全な集積構造体に組み込むことができる。 第３図の概略図は３つのブロツクを含み各ブロ
ツクは夫々正確な機能に割当てられている。第１
のブロツク１００は１つの演算増幅器（OA）３
１、２つのキヤパシタ３２及び３３、スイツチ３
０，３４，３５，３６，３７，３８，３９及び４
０より構成されている。ブロツク２００はブロツ
ク１００と同じであり、OA４１、２つのキヤパ
シタ４２及び４３、スイツチ４４，４５，４６，
４７，４８，４９，５０及び５１より成る。ブロ
ツク３００はOA５６、キヤパシタ５２、スイツ
チ５３，５４及び５５を含む。ブロツク１００及
び２００は次の基本機能、即ち電圧の加算、正確
な２の乗算及び正確な４による除算を処理する。
ブロツク３はブロツク１００によつて与えられる
アナログ信号をトラツクするサンプル保持モジユ
ールであり、従つてブロツク１００が次の動作を
開始する時の瞬間値を保持する。ブロツク１０
０，２００及び３００についてはさらに後に詳細
に説明する。 次の表は第２ａ図及び第２ｂ図の流れ図に従う
進行図である。この表は変換サイクルの異なる段
階の詳細を示す。即ちこの表は段階毎の各スイツ
チの状態を示している。ワードのＮビツトの数は
偶数であると仮定している。
【表】
段階401乃至404は最初の２ビツトB1及びB2を
処理する事によつて変換処理を開拓する。 段階401では、スイツチ３４，３６，４０，４
４，４６，５０，５３，５４，５５はオフ状態
（状態０）である。スイツチ３０及び３５の状態
は最初のビツトBOの値に依存する。そのブール
表現は、 スイツチ３０の状態＝B0 スイツチ３５の状態＝0 同じ様にブロツク２００のスイツチ４５及び５
１の状態は第２のビツトB1の値に依存し、その
ブール表現は次の通りである。 スイツチ４５の状態＝1 スイツチ５１の状態＝B1 他のスイツチはオン（状態１）である。この段
階は最初の２ビツトを処理し、ブロツク１００中
でB0×Vrefの４による除算、ブロツク２００中
でB1×Vrefの４による除算を開始する。 段階402では、スイツチ３０，３４，３５，３
７，３９，４４，４５，４７，４９，５１，５
３，５４及び５５はオフ（状態０）であり、他の
スイツチはオン（状態１）である。 段階403において、スイツチ３０，３４，３６，
３８，３９，４４，４６，４８，４９，５１，５
３，５４及びオフ（状態０）であり、他のスイツ
チはオン（状態１）である。 段階404で、スイツチ３０，３４，３５，３７，
３９，４４，４５，４７，４９，５１及び５４は
オフ（状態０）であり、他のスイツチはオン（状
態１）である。この段階はブロツク１００から
B0×Vref／４をサンプル保持ブロツク３００に転
送して、４による除算を終了する。 段階405乃至412は第２図の段階14及び15に従つ
て２つの次のビツトB2j-2及びB2j-1（ｊ＝２乃至
５）の変換を行う基本処理サイクルをなしてい
る。 段階405で、スイツチ３０，３５，３６，４０，
４４，４５，４７，４９，５１，５３及び５５は
オフ（状態０）で、他のスイツチはオン（状態
１）である。この段階で電圧Viがブロツク２００
からブロツク１００に転送される。 段階406で、スイツチ３０，３４，３６，３７，
３９，４５，５０，５１，５３及び５５はオフ
（状態０）である。他のスイツチはオン（状態１）
である。この段階は電圧Vpをブロツク３００か
らブロツク２００に転送する。 段階407において、スイツチ３４，３６，３８，
３９，４４，４６，４７，４９，５１，５３，５
４及び５５はオフ（状態０）であり、スイツチ３
０及び３５の状態はビツトB2j-1の値に依存する。
そのブール表現は次の通りである。 スイツチ３０の状態＝B2j-1 スイツチ３５の状態＝2j-1 他のスイツチはオン（状態１）である。この段
階はブロツク１００中でB2j-1×Vrefを段階５
（405）で入力した電圧Viに加える。 段階408で、スイツチ３０，３４，３５，３７，
４０，４４，４６，４８，４９及び５４はオフ
（状態０）で、スイツチ４５及び５１の状態はビ
ツトB2j-2の値に依存する。そのブール表現は次
の通りである。 スイツチ４５の状態＝2j-2 スイツチ５１の状態＝B2j-2 他のスイツチはオン（状態１）である。この段
階はブロツク２００中でB2j-2×Vrefを段階６
（406）で入力した電圧Vpに加える。この段階は
又電圧（Vi＋B2j-1×Vref）をブロツク１００か
らブロツク３００に転送する。 段階409で、スイツチ３０，３５，３６，４０，
４４，４５，４７，５０，５１，５３及び５５は
オフ（状態０）である。他のスイツチはON（状
態１）である。この段階はブロツク２００中の加
算処理を終え、電圧（Vp＋B2j-2×Vref）をブロ
ツク２００からブロツク１００に転送し、４によ
る除算の新しいサイクルを開始する。 段階410において、スイツチ３０，３４，３５，
３７，３９，４５，４６，５０，５１，５３及び
５５をオフ（状態０）である。他のスイツチはオ
ン（状態１）である。この段階は（Vi＋B2j-1×
Vref）をブロツク３００からブロツク２００に転
送して４による除算サイクルを開始する。この段
階でブロツク２００中で電圧（Vp＋B2j-2×Vref）
を４で除算する２回目のフエイズでもある。 段階411で、スイツチ３０，３４，３６，３８，
３９，４４，４５，４７，４９，５１，５３，５
４及び５５がオフ（状態０）であり、他のスイツ
チはオン（状態１）である。この段階はブロツク
２００中で（Vi＋B2j-1×Vref）を４で除算する
第２のフエイズであり、ブロツク１００中電圧
（Vp＋B2j-2×Vref）を４で除算する第３のフエイ
ズである。 段階412で、スイツチ３０，３４，３５，３７，
３９，４４，４６，４８，４９，５１及び５４は
オフ（状態０）であり、他のスイツチはオン（状
態１）である。この段階はブロツク１００中の４
による除算及び電圧（Vp＋B2j-2×Vref）のブロ
ツク１００からブロツク３００への転送の終りで
ある。この段階は又ブロツク２００中の（Vi＋
B2j-1×Vref）の４による除算の第３のフエイズ
である。 次にカウワトｊをインクレメントして段階５乃
至12（405乃至412）をｊ＝６迄繰返す（変換さる
べき最後のビツトはMSB及び符号ビツトであ
る）。ｊ＝６の時、シーケンスは表の段階ａに進
む。 段階ａで、スイツチ３０，３５，３６，４０，
４４，４５，４７，４９，５１，５３及び５５が
オフ（状態０）であり、他のスイツチはオン（状
態１）である。この段階はブロツク３００中にVi
を保持し、ブロツク１００中のVpを転送する
（加算の最初のフエイズ）。 段階ｂで、スイツチ３０，３４，３６，３７，
３９，４５，４６，５０，５１，５３及び５５が
オフ（状態０）であり、他のスイツチはオン（状
態１）である。このステツプはブロツク２００中
の２による乗算の開始であり、ブロツク１００中
の加算の第２フエイズである。 段階ｃで、スイツチ３４，３６，３８，３９，
４４，４６，４７，４９，５１，５３及び５５は
オフ（状態０）であり、スイツチ３０及び３５の
状態はビツトMSBの値に依存する。そのブール
表現は次の通りである。 スイツチ３０の状態＝MSB スイツチ３５の状態＝ 他のスイツチはオン（状態１）である。この段
階はブロツク１００中でMSBに対応する電圧を
加えて、ブロツク１００中の２の乗算の第２のフ
エイズを発生する。 段階ｄで、スイツチ３０，３４，３６，３７，
３９，４５，４６，４８，４９，５１，５３及び
５５はオフ（状態０）で、他のスイツチはオン
（状態１）である。この段階はブロツク２００中
の２の乗算の第３のフエイズ及びMSBをブロツ
ク１００中に転送して加算する動作の終りであ
る。 段階ｅで、スイツチ３０，３５，３６，３８，
３９，４４，４５，４７，５０，５１，５３，５
４及び５５はオフ（状態０）で、他のスイツチは
オン（状態１）である。この段階は奇の値に２を
掛ける乗算の終りであり、この結果をブロツク１
００中の偶の値に加える。 段階ｅで、スイツチ３０，３５，３６，３８，
３９，４４，４５，４７，５０，５１，５３，５
４及び５５はオフ（状態０）で、他のスイツチは
オン（状態１）である。この段階は奇の値への乗
算及びブロツク１００中でのこの値の偶の値への
加算である。段階ｆで、スイツチ３０，３４，３
５，３７，４０，４４，４５，４６，４７，４
８，４９，５０，５１，５３，５４及び５５はオ
フ（状態０）で、他のスイツチはオン（状態１）
である。この段階は最終値２×Vp＋Viを出力す
る段階である。 符号ビツトは単に各加算を減算によつて置換え
る事によつて考慮に入れられる。減算は加算の場
合と違つて１サイクル以上を必要とするので、こ
の動作は各ビツトに対して１以上のクロツク・サ
イクルを要する。 第４図ａ，ｂ，ｃ，ｄはブロツク１００及び２
００が正確な２の乗算を行う方法の詳細を示す。
この動作は文献（1984年刊、２月22日刊の
1984IEEE−ISSCC：1984IEEE−ISSCC
Wednesday、February 22、1984）にも説明さ
れている。このブロツク１００は第１の入力が接
地されていて、第２の入力がスイツチ３７，３８
及びキヤパシタ３２の第１の端子に接続されてい
る演算増幅器（OA）３１（第３図）を含む。キ
ヤパシタ３２の第２の端子はスイツチ３０，３
４，３５及び３６の第１の端子に接続されてい
る。スイツチ３０，３４，３５及び３６の第２の
端子は夫々バイアス電圧Vref、OA４１の出力、
大地及びOA３１の出力に接続されている。スイ
ツチ３７及び３８の第２の端子は夫々OA３１の
出力並びにスイツチ３９及び４０の第１の端子に
接続されている。スイツチ４０及び３９の第２の
端子は夫々OA３１の出力及びアースに接続され
ている。次の仮定を行う。OA３１はオフと呼ば
れるオフセツト状態を有する C32及びC33は２つのキヤパシタ間の不一致分
だけ異なるキヤパシタ３２及び３３のキヤパシタ
ンス値とし、次の関係が成立つものとする。 C33＝（１＋Ｅ）C32 ここでＥは２つのキヤパシタの不一致度を表わ
す係数である。 VputはOA３１の出力電圧である。 スイツチ３４，３７，３８及び３７がオンであ
り、他のスイツチがオフである時は、第３図のブ
ロツク１００は第４図ａに示した回路と等価であ
る。この段階は入力電圧の最初のサンプルと、オ
フセツトの消去を行う。 具体的には、キヤパシタ３２は入力電圧から
OA３１のオフセツトを引いた値に先ず充電され
る。 キヤパシタ３３はOA３１のオフセツトに充電
される。 スイツチ３５，３８，４０がオンで、他のスイ
ツチがオフの時のブロツク１００の回路は第４図
ｂの回路と等価である。フイードバツク・ループ
は開放されていて、キヤパシタ３３はOA３１の
出力に接続され、キヤパシタ３２は電源Vioとは
分離され、アースに接続されている。 C32は放電され、その電荷はC33に移される。 スイツチ３４，３７，４０がオンであり、他の
スイツチがオフの時のブロツク１００の等価回路
を第４図ｃに示す。この図でキヤパシタ３３は加
算ノードから切断され、前の電荷をその中に保持
し、入力は再びC32によつてサンプルされる。 スイツチ３６，３８，３９がオンであり、他の
スイツチがオフである時のブロツク１００の等価
回路を第４図ｄに示す。キヤパシタ３３上の電荷
は再びキヤパシタ３２上にはき出され、第４図ｃ
でサンプルしたばかりの電荷に加えられる。 以上の動作で、キヤパシタの比（キヤパシタの
不一致度に関する２次の誤差の）に無関係に入力
電圧の２倍の出力が与えられる。このシーケンス
は完了するのに４クロツク工程を必要とする。 ブロツク２００はブロツク１００と同じであ
る。 本発明のこの実施例の特徴はブロツク１００及
び２００は又４による正確な除算を行うのに使用
される点にある。しかしながら、除算サイクルの
段階のスイツチの状態は前の２の乗算の場合とは
異なつている。 第５図ａ，ｂ，ｃ及びｄは４による除算過程の
ための４段階を示す。 スイツチ３４，３７，３８及び３９がオンであ
り、他のスイツチがオフである時の、ブロツク１
００の等価回路を第５図ａに示す。この段階は上
述の様に入力電圧の最初のサンプリング及びオフ
セツトの消去を行う。 スイツチ３６，３８及び４０がオンで、他のス
イツチはオフである時のブロツク１００の等価回
路を第５図ｂに示す。 この段階はキヤパシタ３２からキヤパシタ３３
への電荷の再分布を行う。出力電圧は Vput＝Vio／（２＋Ｅ） スツチ３５，３７及び４０がオンで、他のスツ
チがオフの時のブロツク１００の等価回路を第５
図ｃに示す。この段階はキヤパシタ３３中に前の
電荷を保持し、キヤパシタ３２を放電する。 スイツチ３６，３８及び４０がオンで、他のス
イツチがオフである時の、ブロツク１００の等価
回路を第５図ｄを示す。この段階はキヤパシタ３
３から３２への２回目の電荷の転送を行う。従つ
て出力電圧は、 Vput＝（Vin／４）×（１＋Ｅ）／（１＋Ｅ／２
）2 （１＋Ｅ）／（１＋Ｅ／２）2をテーラー（Taylor）
級数に 展開する事によつて、この関数はＥの２次の項に
関係する事が明らかである。 結論として、入力電圧は（Ｅに関して２次の誤
差を含むが）、キヤパシタの不一致による誤差を
導入する事なく正確に４によつて除算された。演
算増幅器のオフセツトはこのサイクル中に消去さ
れる。 第６図ａ及びｂはブロツク３００がサンプル保
持機能を行う。例えば入力信号をトラツクしてそ
の瞬間値を保持する一般に知られた方法を説明す
るための図である。 このブロツク３００は第１の入力が大地に接続
され、その第２の入力がスイツチ５３及びキヤパ
シタ５２の第１の端子に接続されている。キヤパ
シタ５２の第２の端子はスイツチ５５及びスイツ
チ５４の第１の端子に接続されている。スイツチ
５５及び５４の第２の端子は夫々OA３１の出力
及びOA５６の出力に接続される。スイツチ５３
の第２の端子はOA５６の出力及びスイツチ４４
の第２の端子に接続されている。 スイツチ５４がオフ（状態０）で、他のスイツ
チがオン（状態１）である時の、ブロツク３００
の等価回路を第６図ａに示す。この段階は入力電
圧Vioを最初にサンプルする。 スイツチ５３及び５５がオフ（状態０）で、他
のスイツチがオン（状態１）の時の、ブロツク３
００の単価回路を第６図ｂに示す。この段階は第
６図ａの状態でサンプルしたVioの瞬間値を保持
する。 上述の回路は各々２入力及び２出力を有する完
全差動演算増幅器によつて有利に具体化される事
に注意されたい。実際、この様な構造体は信号／
雑音比を増大し、符号処理段階220がより容易に
なる。その具体化方法は、この分野の専門家にと
つて明らかであろう。 Ｆ 発明の効果 以上のように、本発明によれば、マルチプレク
スに動作し、素子及び基本演算素子の数が少な
い、比較的簡単でコンパクトなデイジタルーアナ
ログ変換装置が与えられる。
処理する事によつて変換処理を開拓する。 段階401では、スイツチ３４，３６，４０，４
４，４６，５０，５３，５４，５５はオフ状態
（状態０）である。スイツチ３０及び３５の状態
は最初のビツトBOの値に依存する。そのブール
表現は、 スイツチ３０の状態＝B0 スイツチ３５の状態＝0 同じ様にブロツク２００のスイツチ４５及び５
１の状態は第２のビツトB1の値に依存し、その
ブール表現は次の通りである。 スイツチ４５の状態＝1 スイツチ５１の状態＝B1 他のスイツチはオン（状態１）である。この段
階は最初の２ビツトを処理し、ブロツク１００中
でB0×Vrefの４による除算、ブロツク２００中
でB1×Vrefの４による除算を開始する。 段階402では、スイツチ３０，３４，３５，３
７，３９，４４，４５，４７，４９，５１，５
３，５４及び５５はオフ（状態０）であり、他の
スイツチはオン（状態１）である。 段階403において、スイツチ３０，３４，３６，
３８，３９，４４，４６，４８，４９，５１，５
３，５４及びオフ（状態０）であり、他のスイツ
チはオン（状態１）である。 段階404で、スイツチ３０，３４，３５，３７，
３９，４４，４５，４７，４９，５１及び５４は
オフ（状態０）であり、他のスイツチはオン（状
態１）である。この段階はブロツク１００から
B0×Vref／４をサンプル保持ブロツク３００に転
送して、４による除算を終了する。 段階405乃至412は第２図の段階14及び15に従つ
て２つの次のビツトB2j-2及びB2j-1（ｊ＝２乃至
５）の変換を行う基本処理サイクルをなしてい
る。 段階405で、スイツチ３０，３５，３６，４０，
４４，４５，４７，４９，５１，５３及び５５は
オフ（状態０）で、他のスイツチはオン（状態
１）である。この段階で電圧Viがブロツク２００
からブロツク１００に転送される。 段階406で、スイツチ３０，３４，３６，３７，
３９，４５，５０，５１，５３及び５５はオフ
（状態０）である。他のスイツチはオン（状態１）
である。この段階は電圧Vpをブロツク３００か
らブロツク２００に転送する。 段階407において、スイツチ３４，３６，３８，
３９，４４，４６，４７，４９，５１，５３，５
４及び５５はオフ（状態０）であり、スイツチ３
０及び３５の状態はビツトB2j-1の値に依存する。
そのブール表現は次の通りである。 スイツチ３０の状態＝B2j-1 スイツチ３５の状態＝2j-1 他のスイツチはオン（状態１）である。この段
階はブロツク１００中でB2j-1×Vrefを段階５
（405）で入力した電圧Viに加える。 段階408で、スイツチ３０，３４，３５，３７，
４０，４４，４６，４８，４９及び５４はオフ
（状態０）で、スイツチ４５及び５１の状態はビ
ツトB2j-2の値に依存する。そのブール表現は次
の通りである。 スイツチ４５の状態＝2j-2 スイツチ５１の状態＝B2j-2 他のスイツチはオン（状態１）である。この段
階はブロツク２００中でB2j-2×Vrefを段階６
（406）で入力した電圧Vpに加える。この段階は
又電圧（Vi＋B2j-1×Vref）をブロツク１００か
らブロツク３００に転送する。 段階409で、スイツチ３０，３５，３６，４０，
４４，４５，４７，５０，５１，５３及び５５は
オフ（状態０）である。他のスイツチはON（状
態１）である。この段階はブロツク２００中の加
算処理を終え、電圧（Vp＋B2j-2×Vref）をブロ
ツク２００からブロツク１００に転送し、４によ
る除算の新しいサイクルを開始する。 段階410において、スイツチ３０，３４，３５，
３７，３９，４５，４６，５０，５１，５３及び
５５をオフ（状態０）である。他のスイツチはオ
ン（状態１）である。この段階は（Vi＋B2j-1×
Vref）をブロツク３００からブロツク２００に転
送して４による除算サイクルを開始する。この段
階でブロツク２００中で電圧（Vp＋B2j-2×Vref）
を４で除算する２回目のフエイズでもある。 段階411で、スイツチ３０，３４，３６，３８，
３９，４４，４５，４７，４９，５１，５３，５
４及び５５がオフ（状態０）であり、他のスイツ
チはオン（状態１）である。この段階はブロツク
２００中で（Vi＋B2j-1×Vref）を４で除算する
第２のフエイズであり、ブロツク１００中電圧
（Vp＋B2j-2×Vref）を４で除算する第３のフエイ
ズである。 段階412で、スイツチ３０，３４，３５，３７，
３９，４４，４６，４８，４９，５１及び５４は
オフ（状態０）であり、他のスイツチはオン（状
態１）である。この段階はブロツク１００中の４
による除算及び電圧（Vp＋B2j-2×Vref）のブロ
ツク１００からブロツク３００への転送の終りで
ある。この段階は又ブロツク２００中の（Vi＋
B2j-1×Vref）の４による除算の第３のフエイズ
である。 次にカウワトｊをインクレメントして段階５乃
至12（405乃至412）をｊ＝６迄繰返す（変換さる
べき最後のビツトはMSB及び符号ビツトであ
る）。ｊ＝６の時、シーケンスは表の段階ａに進
む。 段階ａで、スイツチ３０，３５，３６，４０，
４４，４５，４７，４９，５１，５３及び５５が
オフ（状態０）であり、他のスイツチはオン（状
態１）である。この段階はブロツク３００中にVi
を保持し、ブロツク１００中のVpを転送する
（加算の最初のフエイズ）。 段階ｂで、スイツチ３０，３４，３６，３７，
３９，４５，４６，５０，５１，５３及び５５が
オフ（状態０）であり、他のスイツチはオン（状
態１）である。このステツプはブロツク２００中
の２による乗算の開始であり、ブロツク１００中
の加算の第２フエイズである。 段階ｃで、スイツチ３４，３６，３８，３９，
４４，４６，４７，４９，５１，５３及び５５は
オフ（状態０）であり、スイツチ３０及び３５の
状態はビツトMSBの値に依存する。そのブール
表現は次の通りである。 スイツチ３０の状態＝MSB スイツチ３５の状態＝ 他のスイツチはオン（状態１）である。この段
階はブロツク１００中でMSBに対応する電圧を
加えて、ブロツク１００中の２の乗算の第２のフ
エイズを発生する。 段階ｄで、スイツチ３０，３４，３６，３７，
３９，４５，４６，４８，４９，５１，５３及び
５５はオフ（状態０）で、他のスイツチはオン
（状態１）である。この段階はブロツク２００中
の２の乗算の第３のフエイズ及びMSBをブロツ
ク１００中に転送して加算する動作の終りであ
る。 段階ｅで、スイツチ３０，３５，３６，３８，
３９，４４，４５，４７，５０，５１，５３，５
４及び５５はオフ（状態０）で、他のスイツチは
オン（状態１）である。この段階は奇の値に２を
掛ける乗算の終りであり、この結果をブロツク１
００中の偶の値に加える。 段階ｅで、スイツチ３０，３５，３６，３８，
３９，４４，４５，４７，５０，５１，５３，５
４及び５５はオフ（状態０）で、他のスイツチは
オン（状態１）である。この段階は奇の値への乗
算及びブロツク１００中でのこの値の偶の値への
加算である。段階ｆで、スイツチ３０，３４，３
５，３７，４０，４４，４５，４６，４７，４
８，４９，５０，５１，５３，５４及び５５はオ
フ（状態０）で、他のスイツチはオン（状態１）
である。この段階は最終値２×Vp＋Viを出力す
る段階である。 符号ビツトは単に各加算を減算によつて置換え
る事によつて考慮に入れられる。減算は加算の場
合と違つて１サイクル以上を必要とするので、こ
の動作は各ビツトに対して１以上のクロツク・サ
イクルを要する。 第４図ａ，ｂ，ｃ，ｄはブロツク１００及び２
００が正確な２の乗算を行う方法の詳細を示す。
この動作は文献（1984年刊、２月22日刊の
1984IEEE−ISSCC：1984IEEE−ISSCC
Wednesday、February 22、1984）にも説明さ
れている。このブロツク１００は第１の入力が接
地されていて、第２の入力がスイツチ３７，３８
及びキヤパシタ３２の第１の端子に接続されてい
る演算増幅器（OA）３１（第３図）を含む。キ
ヤパシタ３２の第２の端子はスイツチ３０，３
４，３５及び３６の第１の端子に接続されてい
る。スイツチ３０，３４，３５及び３６の第２の
端子は夫々バイアス電圧Vref、OA４１の出力、
大地及びOA３１の出力に接続されている。スイ
ツチ３７及び３８の第２の端子は夫々OA３１の
出力並びにスイツチ３９及び４０の第１の端子に
接続されている。スイツチ４０及び３９の第２の
端子は夫々OA３１の出力及びアースに接続され
ている。次の仮定を行う。OA３１はオフと呼ば
れるオフセツト状態を有する C32及びC33は２つのキヤパシタ間の不一致分
だけ異なるキヤパシタ３２及び３３のキヤパシタ
ンス値とし、次の関係が成立つものとする。 C33＝（１＋Ｅ）C32 ここでＥは２つのキヤパシタの不一致度を表わ
す係数である。 VputはOA３１の出力電圧である。 スイツチ３４，３７，３８及び３７がオンであ
り、他のスイツチがオフである時は、第３図のブ
ロツク１００は第４図ａに示した回路と等価であ
る。この段階は入力電圧の最初のサンプルと、オ
フセツトの消去を行う。 具体的には、キヤパシタ３２は入力電圧から
OA３１のオフセツトを引いた値に先ず充電され
る。 キヤパシタ３３はOA３１のオフセツトに充電
される。 スイツチ３５，３８，４０がオンで、他のスイ
ツチがオフの時のブロツク１００の回路は第４図
ｂの回路と等価である。フイードバツク・ループ
は開放されていて、キヤパシタ３３はOA３１の
出力に接続され、キヤパシタ３２は電源Vioとは
分離され、アースに接続されている。 C32は放電され、その電荷はC33に移される。 スイツチ３４，３７，４０がオンであり、他の
スイツチがオフの時のブロツク１００の等価回路
を第４図ｃに示す。この図でキヤパシタ３３は加
算ノードから切断され、前の電荷をその中に保持
し、入力は再びC32によつてサンプルされる。 スイツチ３６，３８，３９がオンであり、他の
スイツチがオフである時のブロツク１００の等価
回路を第４図ｄに示す。キヤパシタ３３上の電荷
は再びキヤパシタ３２上にはき出され、第４図ｃ
でサンプルしたばかりの電荷に加えられる。 以上の動作で、キヤパシタの比（キヤパシタの
不一致度に関する２次の誤差の）に無関係に入力
電圧の２倍の出力が与えられる。このシーケンス
は完了するのに４クロツク工程を必要とする。 ブロツク２００はブロツク１００と同じであ
る。 本発明のこの実施例の特徴はブロツク１００及
び２００は又４による正確な除算を行うのに使用
される点にある。しかしながら、除算サイクルの
段階のスイツチの状態は前の２の乗算の場合とは
異なつている。 第５図ａ，ｂ，ｃ及びｄは４による除算過程の
ための４段階を示す。 スイツチ３４，３７，３８及び３９がオンであ
り、他のスイツチがオフである時の、ブロツク１
００の等価回路を第５図ａに示す。この段階は上
述の様に入力電圧の最初のサンプリング及びオフ
セツトの消去を行う。 スイツチ３６，３８及び４０がオンで、他のス
イツチはオフである時のブロツク１００の等価回
路を第５図ｂに示す。 この段階はキヤパシタ３２からキヤパシタ３３
への電荷の再分布を行う。出力電圧は Vput＝Vio／（２＋Ｅ） スツチ３５，３７及び４０がオンで、他のスツ
チがオフの時のブロツク１００の等価回路を第５
図ｃに示す。この段階はキヤパシタ３３中に前の
電荷を保持し、キヤパシタ３２を放電する。 スイツチ３６，３８及び４０がオンで、他のス
イツチがオフである時の、ブロツク１００の等価
回路を第５図ｄを示す。この段階はキヤパシタ３
３から３２への２回目の電荷の転送を行う。従つ
て出力電圧は、 Vput＝（Vin／４）×（１＋Ｅ）／（１＋Ｅ／２
）2 （１＋Ｅ）／（１＋Ｅ／２）2をテーラー（Taylor）
級数に 展開する事によつて、この関数はＥの２次の項に
関係する事が明らかである。 結論として、入力電圧は（Ｅに関して２次の誤
差を含むが）、キヤパシタの不一致による誤差を
導入する事なく正確に４によつて除算された。演
算増幅器のオフセツトはこのサイクル中に消去さ
れる。 第６図ａ及びｂはブロツク３００がサンプル保
持機能を行う。例えば入力信号をトラツクしてそ
の瞬間値を保持する一般に知られた方法を説明す
るための図である。 このブロツク３００は第１の入力が大地に接続
され、その第２の入力がスイツチ５３及びキヤパ
シタ５２の第１の端子に接続されている。キヤパ
シタ５２の第２の端子はスイツチ５５及びスイツ
チ５４の第１の端子に接続されている。スイツチ
５５及び５４の第２の端子は夫々OA３１の出力
及びOA５６の出力に接続される。スイツチ５３
の第２の端子はOA５６の出力及びスイツチ４４
の第２の端子に接続されている。 スイツチ５４がオフ（状態０）で、他のスイツ
チがオン（状態１）である時の、ブロツク３００
の等価回路を第６図ａに示す。この段階は入力電
圧Vioを最初にサンプルする。 スイツチ５３及び５５がオフ（状態０）で、他
のスイツチがオン（状態１）の時の、ブロツク３
００の単価回路を第６図ｂに示す。この段階は第
６図ａの状態でサンプルしたVioの瞬間値を保持
する。 上述の回路は各々２入力及び２出力を有する完
全差動演算増幅器によつて有利に具体化される事
に注意されたい。実際、この様な構造体は信号／
雑音比を増大し、符号処理段階220がより容易に
なる。その具体化方法は、この分野の専門家にと
つて明らかであろう。 Ｆ 発明の効果 以上のように、本発明によれば、マルチプレク
スに動作し、素子及び基本演算素子の数が少な
い、比較的簡単でコンパクトなデイジタルーアナ
ログ変換装置が与えられる。
第１図は本発明の基本的概念を示す流れ図であ
る。第２図ａ，ｂはより精巧なアルゴリズムに基
づく本発明の流れ図である。第３図は第２図の流
れ図に対応する好ましい実施例のＤ／Ａ変換装置
の回路図である。第４図ａ，ｂ，ｃ，ｄは第３図
のブロツク１００，２００中の正確な２の乗算方
法を示す回路図である。第５図ａ，ｂ，ｃ，ｄは
４による除算方法を示す回路図である。第６図
ａ，ｂは第３図のブロツク３００がサンプル保持
機能を果す方法を示す回路図である。 １００，２００……演算ブロツク、３００……
サンプル保持ブロツク、３０，３４，３５，３
６，３７，３８，３９，４０，４４，４５，４
６，４７，４８，４９，５０，５１，５３，５
４，５５……スイツチ、３１，４１，５６……演
算増幅器、３２，３３，４２，４３，５２……キ
ヤパシタ。
る。第２図ａ，ｂはより精巧なアルゴリズムに基
づく本発明の流れ図である。第３図は第２図の流
れ図に対応する好ましい実施例のＤ／Ａ変換装置
の回路図である。第４図ａ，ｂ，ｃ，ｄは第３図
のブロツク１００，２００中の正確な２の乗算方
法を示す回路図である。第５図ａ，ｂ，ｃ，ｄは
４による除算方法を示す回路図である。第６図
ａ，ｂは第３図のブロツク３００がサンプル保持
機能を果す方法を示す回路図である。 １００，２００……演算ブロツク、３００……
サンプル保持ブロツク、３０，３４，３５，３
６，３７，３８，３９，４０，４４，４５，４
６，４７，４８，４９，５０，５１，５３，５
４，５５……スイツチ、３１，４１，５６……演
算増幅器、３２，３３，４２，４３，５２……キ
ヤパシタ。
Claims (1)
- 【特許請求の範囲】 １ Ｎビツト・デイジタル・ワードをアナログ表
示に変換するためのデイジタルーアナログ変換装
置において、 (a) 基準電圧Vrefを与えるための手段と、 (b) 電圧値VpおよびViを保持するための手段
と、 (c) 上記Ｎビツト・デイジタル・ワードの偶数ビ
ツトbjを下位ビツトから順次走査して、Vpに
bj×Vrefを加算するための第１の加算回路と、 (d) 上記Ｎビツト・デイジタル・ワードの奇数ビ
ツトbjを下位ビツトから順次走査して、Viにbj
×Vrefを加算するための第２の加算回路と、 (e) VpまたはViにbi×Vrefが加算される毎に、
VpまたはViの値を４で割り算するための４に
よる演算回路と、 (f) 上記第１及び第２の加算回路が上記Ｎビツ
ト・デイジタル・ワードの全てのビツトを走査
完了したときに、VpまたはViの一方を２倍す
るための２による乗算回路と、 (g) 上記２による乗算回路による演算後、Ｎビツ
ト・デイジタル・ワードをアナログ表示を与え
るためにVp及びViの値を加算して出力する出
力回路、 とを具備するデイジタルーアナログ変換装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP85430046A EP0227871B1 (en) | 1985-12-30 | 1985-12-30 | Parallel algorithmic digital to analog converter |
| EP85430046.4 | 1985-12-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62160824A JPS62160824A (ja) | 1987-07-16 |
| JPH0153939B2 true JPH0153939B2 (ja) | 1989-11-16 |
Family
ID=8194588
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61275515A Granted JPS62160824A (ja) | 1985-12-30 | 1986-11-20 | デイジタル−アナログ変換装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4746903A (ja) |
| EP (1) | EP0227871B1 (ja) |
| JP (1) | JPS62160824A (ja) |
| DE (1) | DE3587950T2 (ja) |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63245129A (ja) * | 1987-03-31 | 1988-10-12 | Mori Ryoichi | デジタルアナログ変換器 |
| JPH0681046B2 (ja) * | 1988-05-24 | 1994-10-12 | 亮一 森 | デジタルアナログ変換器 |
| KR930007104A (ko) * | 1991-09-30 | 1993-04-22 | 김광호 | 전압레벨쉬프트 디지탈/아날로그 변환회로 |
| US5923275A (en) * | 1997-10-22 | 1999-07-13 | National Semiconductor Corporation | Accurate charge-dividing digital-to-analog converter |
| US6097326A (en) * | 1998-05-26 | 2000-08-01 | National Semiconductor Corporation | Algorithmic analog-to-digital converter with reduced differential non-linearity and method |
| US6204790B1 (en) | 1999-06-10 | 2001-03-20 | Nortel Networks Limited | Stacked digital-to-analog converter and methods of performing digital-to-analog conversion |
| JP4311511B2 (ja) * | 1999-10-25 | 2009-08-12 | 日本バーブラウン株式会社 | デジタル−アナログ変換の方法および装置 |
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| US7194037B1 (en) | 2000-05-23 | 2007-03-20 | Marvell International Ltd. | Active replica transformer hybrid |
| GB2362731B (en) * | 2000-05-23 | 2004-10-06 | Advanced Risc Mach Ltd | Parallel processing of multiple data values within a data word |
| US6462688B1 (en) | 2000-12-18 | 2002-10-08 | Marvell International, Ltd. | Direct drive programmable high speed power digital-to-analog converter |
| US7113121B1 (en) | 2000-05-23 | 2006-09-26 | Marvell International Ltd. | Communication driver |
| USRE41831E1 (en) | 2000-05-23 | 2010-10-19 | Marvell International Ltd. | Class B driver |
| US6775529B1 (en) | 2000-07-31 | 2004-08-10 | Marvell International Ltd. | Active resistive summer for a transformer hybrid |
| US7095348B1 (en) | 2000-05-23 | 2006-08-22 | Marvell International Ltd. | Communication driver |
| US7433665B1 (en) | 2000-07-31 | 2008-10-07 | Marvell International Ltd. | Apparatus and method for converting single-ended signals to a differential signal, and transceiver employing same |
| US7280060B1 (en) | 2000-05-23 | 2007-10-09 | Marvell International Ltd. | Communication driver |
| US7606547B1 (en) | 2000-07-31 | 2009-10-20 | Marvell International Ltd. | Active resistance summer for a transformer hybrid |
| EP1445868B1 (de) * | 2003-02-05 | 2006-05-03 | Alcatel | Verfahren zur Digital-Analog-Konvertierung und Digital-Analog-Konverter |
| US7057544B2 (en) * | 2004-05-19 | 2006-06-06 | Skyworks Solutions, Inc. | Direct charge transfer digital to analog converter having a single reference voltage |
| US7312662B1 (en) | 2005-08-09 | 2007-12-25 | Marvell International Ltd. | Cascode gain boosting system and method for a transmitter |
| JP4506864B2 (ja) * | 2007-08-01 | 2010-07-21 | 株式会社デンソー | 可変ゲイン増幅器 |
| US7746261B2 (en) * | 2007-08-01 | 2010-06-29 | Denso Corporation | Variable gain amplifier and D/A converter |
| US20090096816A1 (en) * | 2007-10-16 | 2009-04-16 | Seiko Epson Corporation | Data driver, integrated circuit device, and electronic instrument |
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| US9374103B1 (en) * | 2015-03-12 | 2016-06-21 | Apple Inc. | Digital-to-analog converter system |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49123258A (ja) * | 1973-03-29 | 1974-11-26 | ||
| JPS5632816A (en) * | 1979-08-28 | 1981-04-02 | Fujitsu Ltd | Variable attenuator |
| JPS58161533A (ja) * | 1982-03-19 | 1983-09-26 | Pioneer Electronic Corp | デイジタル・アナログ変換器 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3273142A (en) * | 1963-03-25 | 1966-09-13 | Hughes Aircraft Co | Conversion systems |
| US3251052A (en) * | 1963-05-15 | 1966-05-10 | Towson Lab Inc | Reversible analog to digital converter |
| DE2612204C3 (de) * | 1976-03-23 | 1982-12-30 | Dahms, Jürgen, Dipl.-Phys., 4600 Dortmund | Digital-Analog-Wandler |
-
1985
- 1985-12-30 DE DE3587950T patent/DE3587950T2/de not_active Expired - Fee Related
- 1985-12-30 EP EP85430046A patent/EP0227871B1/en not_active Expired - Lifetime
-
1986
- 1986-11-20 JP JP61275515A patent/JPS62160824A/ja active Granted
- 1986-12-17 US US06/942,745 patent/US4746903A/en not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49123258A (ja) * | 1973-03-29 | 1974-11-26 | ||
| JPS5632816A (en) * | 1979-08-28 | 1981-04-02 | Fujitsu Ltd | Variable attenuator |
| JPS58161533A (ja) * | 1982-03-19 | 1983-09-26 | Pioneer Electronic Corp | デイジタル・アナログ変換器 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0227871A1 (en) | 1987-07-08 |
| US4746903A (en) | 1988-05-24 |
| JPS62160824A (ja) | 1987-07-16 |
| EP0227871B1 (en) | 1994-11-30 |
| DE3587950D1 (de) | 1995-01-12 |
| DE3587950T2 (de) | 1995-05-24 |
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