DE2612204C3

DE2612204C3 - Digital-Analog-Wandler

Info

Publication number: DE2612204C3
Application number: DE2612204A
Authority: DE
Inventors: Bernd Prof. Dr. rer.nat 5841 Holzen Höfflinger
Original assignee: Individual
Current assignee: Individual
Priority date: 1976-03-23
Filing date: 1976-03-23
Publication date: 1982-12-30
Also published as: DE2612204A1; DE2612204B2; US4186383A

Description

' AM

η jm - N)

durch kapazitive Division gebildet wird (mit η = Anzahl der Bit/Byte, m = Anzahl der Gruppen, N = Nummer der Gruppe) und daß die Gesamtausgangsspannung, die dem Analogwert der gewandelten Binärzahl entspricht, durch Ladungsverteilung erzeugt wird.

2. Wandler nach Anspruch 1, dadurch gekennzeichnet, daß für kapazitative Division und Ladungsausgleich eine einzige Schaltungseinheit vorgesehen ist.

3. Wandler nach Anspruch 2, dadurch gekennzeichnet, daß die kapazitative Division des analogen Ausgangssignals dadurch erfolgt, daß die Schalter des Wandlers (Abb.2) geöffnet und zum Kondensator C₀ ein weiterer Kondensator C_p mit der Kapazität (2p— 1) Co parallel geschaltet wird, entsprechend der Formel

= U_A

C₀

υ_Α

(2"-DQ₊C₀ - 2"

4. Wandler nach Anspruch 2, dadurch gekennzeichnet, daß bis auf Ci alle Kondensatoren einer Gruppe entladen werden und anschließend eine Ladungsverteilung der Ladungen von Co auf die

Kondensatoren G ..., C--1 erfolgt.

tn

5. Wandler nach Anspruch 2, dadurch gekennzeichnet, daß die Division der Ausgangsspannung durch zwei der Gruppe (x— 1) nach Anspruch 4 erfolgt und daß anschließend ein Ladungsausgleich zwischen dem Kondensator C der Gruppe {x— 1)

und C_ü._ ι der Gruppe χ vorgenommen wird.

Die Erfindung betrifft einen Digital-Analog-(D/A-) Wandler, bestehend aus Kondensatoren mit gewichteter Ladungsverteilung, die den Stellen einer umzuwandelnden n-stelligen Binärzahl zugeordnet sind.

Bei Systemen der Informationsübertragung oder Informationsverarbeitung liegen die Eingangssignale meistens in analoger Form vor (Druck, Temperatur, Spannung usw.). Ebenso ist häufig ein analoges Ausgangssignal erforderlich (Steuerspannung). Wenn nun die systeminterne Signalverarbeitung aus Gründen der Störsicherheit digital srfolgen soll, so muß als Eingangsschaltung ein Analog-Digital-(A/D-)Wandler und als Ausgangsschaltung ein D/A-Wandler vorliegen. Bei dem heutigen Zwang zur Großintegration, d. h. im Idealfall wird das Gesamtsystem auf einem Halbleiterchip integriert, ist es aus Preis-, Energie- und ίο Zuverlässigkeitsgründen absolut notwendig, diese Wandler zusammen mit dem System zu integrieren. Nur so erhält man eine ökonomische Lösung.

Für großintegrierte Schaltkreise gibt es drei wesentliche Gesichtspunkte, nach denen optimiert werden muß:

— Die Fläche, die für die Realisierung der Schaltung benötigt wird, soll möglichst klein sein.

— Der Leistungsverbrauch der Schaltung soll möglichst gering sein.

— Die Schaltzeiten sollen möglichst klein sein.

Besonders bei mitintegrierten D/A-Wandlern und A/D-Wandlern muß die Umsetzzeit der digitalen Signalverarbeitungsgeschwindigkeit angepaßt sein. Dabei muß der Flächenbedarf und Leistungsverbrauch im allgemeinen gegenüber dem der Restschaltung vernachlässigbar sein. Der Flächenbedarf sollte 10% nicht überschreiten. In der Offenlegungsschrift DE-OS 23 10 267 wird ein Verfahren der gewichteten Ladungsverteilung dargelegt. Der dort beschriebene Umsetzer enthält N Eingangsanschlüsse, an denen die digitalen Eingangsinformationen angelegt werden. Die Wertigkeiten der Anschlüsse entsprechen dem binären Zahlensystem. Die Eingangsanschlüsse sind über Feldeffekttransistoren als Schalter mit Kondensatoren als Ladungsspeichern verbunden. Die Kapazitätswerte der Kondensatoren sind ebenso binär gestuft, d. h. daß der Kondensator CN am Anschluß Wund Cl am Anschluß 1 im Verhältnis CN/C1 =2" stehen. Die zweiten Elektroden der Kondensatoren sind gemeinsam mit der Bezugsspannung verbunden.

Mit dieser Anordnung werden binär gewichtete Ladungsmengen dadurch erzeugt, daß die Kondensatoren auf eine feste Spannung aufgeladen oder entladen werden. Die erzeugte Gesamtladungsmenge ist zur Belegung der Eingangsanschlüsse proportional.

Diese Ladungen werden anschließend auf allen Kondensatoren des D/A-Wandlers so verteilt, daß sich eine einheitliche Klemmenspannung an allen Kondensatoren einstellt. Diese Spannung stellt das Ergebnis des Umsetzvorganges dar. Das in der Offenlegungsschrift DE-OS 23 10 267 dargelegte Prinzip der parallelen Umwandlung benötigt bei vernünftigen Kapazitätswerten eine zu große Fläche und ist daher für die Mitintegration nicht geeignet.

Bei einer realisierbaren effektiven Halbleiter-Chipgröße von etwa 25 mm² nehmen die Kapazitäten eines derartigen 10-Bit-D/A-Wandlers allein schon 4 mm² ein, d. h. der D/A-Wandler (Transistoren und Kapazitäten) würde schon etwa 20% der Gesamtfläche ausmachen.

Aufgabe der Erfindung ist es, diese Nachteile des Standes der Technik zu beseitigen und einen D/A-Wandler zu schaffen, der für die Mitintegration auf einem Halbleiter-Chip geeignet ist.

Erfindungsgemäß wird diese Aufgabe durch die Maßnahmen des Anspruchs 1 gelöst. Weitere Ausgestaltungen der Erfindung sind in den Unteransprüchen beschrieben.
Die Erfindung wird nun anhand von Ausführungsbei-

spielen näher erläutert Es zeigt

A b b. 1 D/A-Wandler für /7-stellige Binärzahlen,

Abb. 2 D/A-Wandler mit Ladungsausgleich und Division gemäß Anspruch 3,

Abb.3 D/A-Wandler mit Ladungsausgleich und Division gemäß Anspruch 5.

Im Gegensatz zu den oben beschriebenen Methoden der D/A-Wandlung ist der Gegenstand der Erfindung ein integrierter D/A-Wandler mit folgenden Wesenszügen:

Es können Bauelemente, die mit vertretbarem Aufwand hinreichend genau hergestellt werden können, z. B. MOS-Kapazitäten, verwendet werden.

Es werden digitale Signale sehr schnell durch Ladungsverteilung auf binär gewichteten Kapazitäten parallel in Analogwerte gewandelt.

Der Bauteileaufwand wird durch gruppenweise Ladungsverteilungs-D/A-Wandlung wesentlich verringert, so daß die Integration von D/A-Wr-ndlern mit hoher Auflösung möglich wird. Die Umsetzzeit wird dadurch nur geringfügig verlängert. Das analoge Ausgangssignal wird durch Kombination von Kondensatoren, insbesondere »C-16C«-Abgriff, erzeugt.

Für eine Gesamtumsetzung von π Bit in m Gruppen werden nur 2 (m -1) + 2 Taktzeiten benötigt.

Relativ- und Absolutgenauigkeit der Umsetzung können durch geringen Bauteileaufwand optimiert werden.

Für den Bau von D/A-Wandlern, insbesondere für den von monolithisch integrierten, ist es notwendig, die Genauigkeit der Bauelemente dem für ihre Herstellung benötigten Aufwand gegenüberzustellen. Hier zeigt sich, daß Kapazitäten, insbesondere MOS-Kapazitäten, mit vertretbarem Aufwand hinreichend genau hergestellt werden können, so daß sich ihr Einsatz in integrierten D/A-Wandlern als vorteilhaft erweist.

Bei der parallelen D/A-Wandlung durch Ladungsverteilung besteht der D/A-Wandler aus π binär gewichteten Kapazitäten (O, C₁,... C_n-i), den Aufladeschaltern 5„i, den Entladeschaltern S_{n 3} und den Ladungsverteilungsschaltern S_{n 2} (siehe A b b. 1). Seine Funktionsweise läßt sich wie folgt beschreiben:

— Zuerst werden die Kapazitäten über die Schalter S_{n 3} entladen.

— Danach werden die Schalter S_n, in Abhängigkeit von der Bitkombination A₀ ...£„_, geschlossen oder offen gelassen (z.B. ö_m=»l« bedeutet »Schalter schließen« und 6_m=»0« bedeutet »Schalter nicht schließen«). Dadurch werden die Kapazitäten bis zur Referenzspannung u_REF aufgeladen oder bleiben entladen.

— Nach Ablauf der Aufladezeit werden alle Schalter S_n ι geöffnet und anschließend die Schalter S_{n 2} geschlossen. Hierdurch erfolgt der Ladungsausgleich. Man erhält eine Ausgangsspannung

Va =

6₀+2/,,+ 4f>₂-

Damit ist die D/A-Wandlung erfolgt. Unabhängig von der Anzahl der Bits einer digitalen Zahl werden drei Takte für jede D/A-Wandlung benötigt. Die ersten zwei Punkte können auch zusammengefaßt werden.

Durch die gruppenweise D/A-Wandlung bei kapazitativen D/A-Wandlern nach der Erfindung werden die η Bit des digitalen Worts (Byte) in m Gruppen aufgeteilt.

Gruppe

Gruppe 2

Gruppe «j
Die ^ Bit einer Gruppe v/erden parallel mit einem

D/A-Wandler (z. B. einem Ladungsverteilungs-D/A-Wandler verarbeitet. Eine nachfolgende kapazitative Division seizt die Ausgangsspannungen der Gruppen-D/A-Wandler wieder in die richtigen Verhältnisse. Man erhält die richtig gewichtete Ausgangsspannung der N-ten Gruppe L^cA/ausderungewichteten

ι/,™ = —

n{m — ff) 2 ^m

()?: Anzahl der Bit/Byte, m: Anzahl der Gruppen. .V: Nummer der Gruppe.)

Die Gesamtausgangsspannung erhält man durch Ladungsausgleich. Insbesondere läßt sich die kapazitative Division und der Ladungsausgleich zusammenfassen. Die kapazitative Division des analogen Ausgangssignals gemäß Anspruch 3 erhält man, wenn alle Schalter des D/A-Wandlers (siehe Abb. 2) geöffnet und zum Kondensator C₀ ein Kondensator C_p mit der Kapazität (2P-I)C₀ parallel geschaltet werden, nach der Formel

C₀

(2"-I)C₀+C₀

Die kapazitative Division gemäß Anspruch 5 erhält man auch, wenn man bis auf Co alle Kondensatoren einer Gruppe entlädt und anschließend eine Ladungsverteilung der Ladungen von Co auf die Kondensatoren

Ci... C~-\ und einer Zusatzkapazität C₀' vornimmt. Man erhält als Ausgangsspannung

Vk = V_A

(2 (£) -2) C₀ +2 C₀

U_A

(2)

Die kapazitative Division und der Ladungsausgleich zwischen den Gruppen kann gemäß Anspruch 5 gemeinsam erfolgen. Hierzu erfolgt eine Division durch 2 der Ausgangsspannung der Gruppe (x— 1) gemäß Anspruch 4 und anschließender Ladungsausgleich zwischen dem Kondensator C₀ der Gruppe (*-l) und CL -1 der Gruppe χ (siehe A b b. 3).

U_REFC₀ ^-'

₁. ο + 2 ft,., + ... + 2® - ^lb_x. ί -,) LW C₀

C₀+2©-¹C₀

ι

REF

1 + 2V

Die Umsetzzeit der gruppenweisen D/A-Wandlung durch Ladungsverteilung auf binär gewichteten Kapazitäten ergibt sich aus folgenden Beziehungen:

Für die D/A-Wandlung einer Gruppe werden zwei Taktzeiten benötigt. Für die anschließende kapazitative Division und den Ladungsausgleich werden 2 fm—1) Taktzeiten benötigt, so daß zum Umsetzen von π Bit in m Gruppen 2 (m -1) + 2 Takte benötigt werden.

Die Optimierung der Genauigkeitsbereiche wird durch die Gruppenbildung erleichtert. Bei üblichen D/A-Wandlern geht jedes Bit des digitalen Wortes mit unterschiedlicher Genauigkeit in das Gesamtergebnis ein. Dieses führt dazu, daß die relative Ungenauigkeit für kleine D/A-Werte sehr groß werden kann. Bei Gruppenbildung kann man durch die Dimensionierung der Bauelemente der Gruppen erreichen, daß die relative Genauigkeit über den gesamten Bereich konstant bleibt oder in einem besonders interessierenden Bereich besonders hoch ist

Gegenüber serieller D/A-Wandlung werden folgende Fortschritte erreicht:

Da für die serielle Umsetzung von η Bit 2n Takte und für die hier vorgeschlagene Umsetzung 2(m— 1) +2 Takte benötigt werden, ergibt sich eine ganz erhebliche Reduzierung der Umsetzzeit. Bei n= 10 (10 Bit) und m=2 (2 Gruppen zu je 5 Bit) ergeben sich 20 Takte für die serielle und 4 Takte für die gruppenweise D/A-Wandlung, d. h. eine 5fache Umsetzrate.

Gegenüber der rein parallelen D/A-Wandlung werden folgende Fortschritte erreicht:

1. Der Bauteileaufwand reduziert sich drastisch. Bei gleicher Genauigkeit erfordert eine parallele 10-Bit-Umsetzung 4,1 mm² MOS-Kapazitäten, wohingehend die gruppenweise D/A-Wandlung durch Ladungsverteilung auf binär gewichteten Kapazitäten nur 0,25 mm² benötigt.

2. Relativ- und Absolutgenauigkeit lassen sich für Intervalle des Umsetzbereichs optimieren.

Durch die erzielten Fortschritte läßt sich ein schneller D/A-Umsetzer, der auch bei hoher Auflösung wenig Platz beansprucht, monolithisch integrieren. Hierdurch wird es erstmals möglich, digitale und analoge Teile in MOS zu integrieren.

Hierzu 2 Blatt Zeichnungen

Claims

Patentansprüche:

1. Digital-Analog-Wandler mit gewichteter Ladungsverteilung, bestehend aus Kondensatoren mit gewichteten Kapazitätswerten, die den Stellen einer umzuwandelnden /7-stelligen Binärzahl zugeordnet sind, dadurch gekennzeichnet, daß η gewichtete Kapazitäten Cy, Q,..- C„_i vorgesehen sind, die über Aufladeschalter 5bi, . .„ S_n-U den η Stellen bo, ...,£>„-1 der Binärzahl zugeordnet sind

und daß Entladeschalter 503 S_n-U und Ladungs-

verteilungsschalter 5o2, .., S_n-^ sowie eine Referenzspannungsquelle Uref vorgesehen sind, daß die η Bit der Digitalzahl (Byte) in Gruppen aufgeteilt sind und daß jede Gruppe parallel gewandelt wird und die gewichtete Ausgangsspannung u'acn der iV-ten Gruppe aus der ungewichteten Spannung LZ₄N nach der Formel